KỸ THUẬT XUNG-SỐ VVD-3

KỸ THUẬT XUNG-SỐ VVD

Chơng iV: Các mạch logic tổ hợp Căn cứ vào đặc điểm và chức năng logic, ta phân loại mạch số thành hai loại chính: 1. Mạch tổ hợp (combinational circuits): là các mạch có giá trị ổn định của tín hiệu lối ra ở một thời điểm bất kỳ chỉ phụ thuộc vào tổ hợp các giá trị đầu vào tại thời điểm đó. Không phụ thuộc vào các đầu vào ở trạng thái trớc đó. Đó là các loại mạch: Cổng logic cơ bản, các bộ số học, hợp kênh, phân kênh, 2. Mạch dãy (Sequential Circuits): Là các mạch có giá trị tín hiệu lối ra không chỉ phụ thuộc vào các giá trị ở đầu vào ở thời điểm hiện tại mà còn phụ thuộc vào các giá trị đầu vào ở trạng thái trớc đó. Mạch dãy là các phần tử nhớ, điển hình là các trigơ. 4.1. Phơng pháp thiết kế các mạch logic tổ hợp Với một mạch logic tổ hợp bất kỳ nếu cho trớc chức năng ta đều có thể thiết kế và thực hiện đợc. Quá trình thiết kế bao gồm các bớc tiến hành nh sau: 1. Từ yêu cầu chức năng ta lập bảng chân lý cho hàm 2. Từ bảng chân lý suy ra phơng trình logic 3. Tối giản hoá hàm logic 4. Từ hàm logic tối giản thiết kế mạch thực hiện bằng các phần tử logic. Tuy nhiên, những bớc thiết kế trên đây không phải là bắt buộc áp dụng máy móc, mà nên đợc vận dụng linh hoạt theo tình huống cụ thể của thiết kế thực tế. Ví dụ : Thiết kế mạch so sánh 2 số nhị phân A và B có chức năng nh sau: Nếu A =B thì lối ra G = 1; A B thì lối ra G = 0 (mạch so sánh bằng nhau). a. A và B là 2 số nhị phân 1 bit (mạch so sánh bằng nhau 1 bit): - Bảng chân lý: Đầu vào Đầu ra a i b i g i 0 0 1 1 0 1 0 1 1 0 0 1 - Phơng trình logic: 53 iiiiiii bababag =+= (3.3.1) - Phơng trình (3.3.1) đã đợc viết ở dạng tối giản rồi ta không cần phải rút gọn nữa. Từ ph- ơng trình logic ta có thể dùng nhiều sơ đồ để thực hiện hàm logic trên, tuỳ thuộc vào các phần tử logic cho trớc mà ta phải biến đổi phơng trình cho phù hợp. Sơ đồ logic của bộ so sánh bằng nhau hai số nhị phân 1 bit dùng các cổng logic cơ bản đợc trình bày trên hình 4.1a và dùng cổng XNOR đợc cho trên hình 4.1b. b. A và B là hai số nhị phân 4 bit (bộ so sánh bằng nhau 4 bit) So sánh hai số nhị phân 4 bit A = a 3 a 2 a 1 a 0 và B = b 3 b 2 b 1 b 0 , ta thấy rằng chỉ khi a 3 = b 3 , a 2 = b 2 , a 1 = b 1 , a 0 = b 0 thì A = B (G = 1), còn trong các trờng hợp khác thì A B (G = 0). vậy nếu g i (i = 0ữ3) là lối ra của các bộ so sánh 1 bit thì không cần lập bảng chân lý ta có thể suy ra phơng trình logic của bộ so sánh 4 bit: G = g 3 g 2 g 1 g 0 Với 000111222333 ;;; bagbagbagbag ==== Nh vậy: 00112233 babababaG = )()()()( 00112233 babababa +++= G - Sơ đồ logic dùng cổng XNOR và AND cho ở hình 4.2a và dùng cổng XOR và NOR cho ở hình 4.2b. Bài tập 54 Hình: 4.1b b i a i g i a i b i Hình: 4.1a g i a 3 b 3 a 2 b 2 a 1 b 1 a 0 b 0 G Hình 4 2a a 0 a 3 b 3 a 2 b 2 a 1 b 1 b 0 G Hình 4 2b 4.1. Thiết kế mạch kiểm tra mã BCD, nếu mã BCD là hợp lệ thì đầu ra ở mức logic thấp, ngợc lại đầu ra ở mức logic cao. 4.2. Các mạch logic tổ hợp thờng gặp 4.2.1. Bộ so sánh (Comparator) Trong nhiều trờng hợp phải so sánh 2 số nhị phân A và B để chỉ ra đợc mối quan hệ giữa chúng: A > B, A < B hay A = B. a. Bộ so sánh hai số nhị phân 1 bit Có hai số nhị phân 1 bit a i và b i , từ yêu cầu đặt ra ta lập đợc bảng chân lý: Đầu vào Đầu ra a i b i l i ( a i > b i ) g i ( a i = b i ) m i ( a i < b i ) 0 0 1 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 0 - Phơng trình logic: iiii b m b g iiiiiii abaabal =+== ;; - Sơ đồ logic đợc cho ở hình 4.3: - Bài tập 4.2.Thiết kế bộ so sánh hai số nhị phân 1 bit. a. Chỉ dùng mạch NAND 7400 b. Chỉ dùng mạch NOR 7402. b. Bộ so sánh hai số nhị phân 4 bit Cũng giống nh so sánh trong hệ thập phân, khi so sánh hai số nhị phân nhiều bit ta phải bắt đầu từ bit có trọng số cao nhất, chỉ khi nào bit có trọng số cao nhất bằng nhau thì mới tiếp tục so sánh đến bit có trọng số thấp hơn liền kề. ý nghĩa trọng số khiến việc so sánh quyết định bởi số có trọng số lớn. 55 Hình: 4.3 a i b i l i g i m i Giả sử có hai số nhị phân 4 bit: A = a 3 a 2 a 1 a 0 và B = b 3 b 2 b 1 b 0 . Để xây dựng đợc sơ đồ mạch sánh này, cần 4 mạch so sánh một bít và các mạch logic phụ trợ. Đầu tiên ta thực hiện so sánh 2 bit có trọng số lớn nhất a 3 và b 3 : Nếu a 3 > b 3 thì A > B Nếu a 3 < b 3 thì A < B Nếu a 3 = b 3 thì so sánh tiếp a 2 với b 2 . Nếu a 0 > b 0 thì A > B Nếu a 0 < b 0 thì A < B Nếu a 0 = b 0 thì A = B Quá trình trên có thể tóm tắt nh sau: A>B (a 3 >b 3 )+(a 3 =b 3 )(a 2 >b 2 )+(a 3 =b 3 )(a 2 =b 2 )(a 1 >b 1 ) +(a 3 =b 3 )(a 2 =b 2 )(a 1 =b 1 )(a 0 >b 0 ) A<B (a 3 <b 3 )+(a 3 =b 3 )(a 2 <b 2 )+(a 3 =b 3 )(a 2 =b 2 )(a 1 <b 1 ) +(a 3 =b 3 )(a 2 =b 2 )(a 1 = b 1 )(a 0 <b 0 ) A = B (a 3 = b 3 )(a 2 = b 2 )(a 1 = b 1 )(a 0 =b 0 ) - Từ đó ta có phơng trình logic: L(A>B) = l 3 + g 3 l 2 + g 3 g 2 l 1 + g 3 g 2 g 1 l 0 G(A=B) = g 3 g 2 g 1 g 0 M(A<B) = m 3 + g 3 m 2 + g 3 g 2 m 1 + g 3 g 2 g 1 m 0 Trong đó, L, G, M là các lối ra của bộ so sánh 4 bit và l i , g i , m i với i =0ữ3 là các lối ra của các bộ so sánh 1 bit. - Sơ đồ logic: Dùng AND, OR với l i , g i , m i (i = 0ữ3) đợc đa đến từ các bộ so sánh 1 bit đ- ợc cho trên hình 4.4. c. Bộ so sánh hai số nhị phân n bit Để so sánh hai số nhị phân n bit ngời ta thực hiện nối tầng các bộ so sánh 4 bit. Bộ so sánh 4 bit ở trên có thêm các đầu vào nối tầng đợc tích hợp dới dạng IC có tên là IC 7485 (IC 74HC85, IC 74LS85). Ký hiệu của IC 7485 đợc cho trên hình 4.5. Khi nối tầng 2 bộ so sánh, đầu ra của bộ so sánh bit thấp (có trọng số nhỏ hơn) đợc nối đến đầu vào nối tầng tơng ứng của bộ so sánh bit cao. 56 g 3 g 2 g 1 g 0 G M L m 3 m 2 m 1 m 0 l 3 l 2 l 1 l 0 Hình: 4.4 7485 L G M l g m a 3 a 2 a 1 a 0 b 3 b 1 b 2 b 0 Đầu ra Đầu vào nối tầng Đầu vào dữ liệu Hình: 4.5 - Bảng chân lý: Đầu vào so sánh Đầu vào nối tầng Đầu ra a 3 b 3 a 2 b 2 a 1 b 1 a 0 b 0 l m g L M G a 3 >b 3 a 3 <b 3 a 3 =b 3- a 3 =b 3 a 3 =b 3 a 3 =b 3 a 3 =b 3- a 3 =b 3 a 3 =b 3 a 3 =b 3 a 3 =b 3 X X a 2 >b 2 a 2 <b 2 a 2 =b 2 a 2 =b 2 a 2 =b 2 a 2 =b 2 a 2 =b 2 a 2 =b 2 a 2 =b 2 X X X X a 1 >b 1 a 1 <b 1 a 1 =b 1 a 1 =b 1 a 1 =b 1 a 1 =b 1 a 1 =b 1 X X X X X X a 0 >b 0 a 0 <b 0 a 0 =b 0 a 0 =b 0 a 0 =b 0 X X X X X X X X 1 0 0 X X X X X X X X 0 1 0 X X X X X X X X 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 - Phơng trình logic: L = l 3 + g 3 l 2 + g 3 g 2 l 1 + g 3 g 2 g 1 l 0 + g 3 g 2 g 1 g 0 l G = g 3 g 2 g 1 g 0 g M = m 3 + g 3 m 2 + g 3 g 2 m 1 + g 3 g 2 g 1 m 0 + g 3 g 2 g 1 g 0 m Trong đó: ii ii b m ;b g ; i iii iii a baa bal = += = với (i = 0 ữ 3) là các đầu ra của 4 bộ so sánh 1 bit. - Sơ đồ logic của IC 7485 đợc cho trên hình 4.6: Ký hiệu NORAND: 57 m 3 + g 3 a 3 b 3 + g 2 a 2 b 2 + g 1 M(A<B) b 1 + g 0 a 0 b 0 l a>b m a<b g a=b l 3 g 3 m 2 g 3 l 2 g 3 g 2 m 1 g 3 g 2 l 1 g 3 g 2 g 1 m 0 g 3 g 2 g 1 l 0 g 3 g 2 g 1 g 0 l g 3 g 2 g 1 g 0 m g 3 g 2 g 1 g 0 g L(A>B) G(A=B) Hình 4.6:Sơ đồ logic IC 7485 + Khi so sánh 4 bit thì các đầu vào nối tầng l = m = 0, g = 1. Khi so sánh hơn 5 bit ta thực hiện nối tầng từ 2 bộ so sánh 4 bit trở lên. Đầu vào nối tầng có nhãn trùng với đầu ra. Ví dụ: So sánh 2 số nhị phân 8 bit: 58 74HC85 L G M l g m a 7 a 6 a 5 a 4 b 7 b 5 b 6 b 4 74HC85 L G M l g m a 3 a 2 a 1 a 0 b 3 b 1 b 2 b 0 5V 4.2.2. Bộ cộng hai số nhị phân- ALU(Adder logic unit) a. Bộ tổng bán phần (Half Adder - HA) Thực hiện phép cộng hai bit nhị phân, mạch có 2 đầu vào a i và b i là các số hạng đợc cộng, 2 đầu ra là S (tổng) và C i (số nhớ sang bit có trọng số cao hơn). - Bảng chân lý: - Phơng trình logic: iii i baC biaS = = - Sơ đồ mạch và ký hiệu đợc cho trên hình 4.7 Ta gọi bộ cộng bán phần (bộ bán tổng) vì riêng nó cha thực hiện đợc phép cộng. Ta phải dùng hai bộ bán tổng mới tạo ra đợc một mạch tính cộng. Bài tập 4.3.Cho mạch NORAND 7451, mạch NAND 7400 và mạch NOR 7402 hình 5.8. Hãy thiết kế bộ bán tổng: a. Chỉ dùng SN 7451 và SN 7400 b. Chỉ dùng SN 7400 c. Chỉ dùng SN 7402. b. Bộ tổng toàn phần (Full Adder: FA) Bộ tổng toàn phần có 3 lối vào A, B và C i (Carry in), hai lối ra là tổng S và lối ra nhớ chuyển sang hàng sau C o (Carry out). - Bảng chân lý: - Hàm logic của FA: iio i BCACABC CBAS ++= = - Sơ đồ khối và mạch logic cho trên hình 4.9 Nếu C i = 0 thì FA trở thành HA. 59 ABC i SC o 0 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 1 1 0 1 0 0 10 0 0 1 0 1 1 1 Bảng chân lý của FA a i b i SC i 0 0 1 10 1 0 10 1 1 00 0 0 1Bảng chân lý của bộ cộng bán phần a 3 b 3 S C i HA a i C i b i Hình 4.7: Sơ đồ mạch và ký hiệu của HA S SN 7451 SN 7400 SN 7402 Hình 5.8 Bài tập: 4.4. Xây dựng mạch tổng toàn phần FA từ hai bộ bán tổng HA. Gợi ý: Từ bảng chân lý ta có thể viết đợc phơng trình logic của C o : C o = A.B + C i (AB) 4.5 Xây dựng mạch tổng toàn phần chỉ dùng mạch NOR 7402. (Gợi ý:sSơ đồ tối u dùng 9 cổng NOR). 4.6 Dùng 7486 (4 mạch hoặc tuyệt đối hai đầu vào) và mạch 7400 (4 mạch NAND 2 đầu vào) tạo mạch tổng toàn phần. 4.7 Xây dựng mạch tổng toàn phần chỉ dùng mạch NAND 7400. (Gợi ý: sơ đồ tối u dùng 9 cổng NAND) c. Bộ cộng hai số nhị phân 4 bit Giả sử có hai số nhị phân 4 bit: A = a 3 a 2 a 1 a 0 và B = b 3 b 2 b 1 b 0 . Cũng tơng tự nh trong hệ thập phân, phép tính cộng trong hệ nhị phân đợc thực hiện bắt đầu từ bit có trọng số thấp nhất và số nhớ đợc cộng vào bit có trọng số cao hơn kề nó. Do đó, phải sử dụng 4 bộ tổng toàn phần, ở bộ tổng toàn phần thứ nhất không có bit nhớ đa vào do đó có thể thay bằng bộ tổng bán phần hoặc nối đất đầu vào C i của bộ tổng toàn phần. Các bit dữ liệu đợc đa vào đồng thời, số nhớ đợc chuyển từ bit thấp nhất lên. Do đó, nó còn đợc gọi là bộ cộng song song có nhớ nối tiếp. Sơ đồ bộ cộng hai số nhị phân 4 bit dùng 4 FA đợc cho trên hình 4.10. 60 ABC i SC o 0 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 1 1 0 1 0 0 10 0 0 1 0 1 1 1 Bảng chân lý của FA FA4 A 3 B 3 S 3 FA3 A 2 B 2 S 2 FA2 A 1 B 1 S 1 FA1 A 0 B 0 S 0 C i0 Kết quả: C o4 Hình 4.10 C i1 C i2 C i3 Hình 4.9: Ký hiệu và sơ đồ mạch của FA A B S C i C o FA A C o B C i S Trong thực tế ta thờng gặp các vi mạch 7483, 74LS283 là vi mạch 16 chân gồm 4 bộ FA đợc mắc thành mạch cộng nhị phân hai số nhị phân 4 bit. Hình 4.11 là ký hiệu logic của các mạch này. Để cộng hai số nhị phân n bit, thực hiện ghép các bộ cộng 4 bit với nhau (C 4 của bộ cộng 4 bit thấp đợc nối với C 0 của bộ cộng 4 bit cao hơn kề nó). d. Bộ cộng/trừ hai số nhị phân 4 bit Muốn dùng các mạch FA để thực hiện cả hai phép tính cộng/ trừ ta cần thêm đầu vào điều khiển ADDSUB / nh sơ dồ cộng /trừ 4 bit trên hình 4.12. Khi ADDSUB / =0 (phép cộng): Các số liệu B 4 B 3 B 2 B 1 qua các cửa XOR không đổi và đợc đa vào FA để làm phép cộng hai số A và B, kết quả S = C o4 S 4 S 3 S 2 S 1. Khi ADDSUB / =1 (phép trừ): Các số liệu B 4 B 3 B 2 B 1 sẽ bị đảo khi đi qua các cửa XOR tức là B 4 B 3 B 2 B 1 1234 B B B B . Đầu C i1 đợc nối với ADDSUB / = 1 tức là C i1 = 1. Nh vậy, số bù một 1234 B B B B đợc cộng với C i1 =1 trở thành số bù 2, nghĩa là mạch thực hiện A+(-B). Vậy kết quả của phép trừ là D=C o4 S 4 S 3 S 2 S 1 . Trong kết qủa này C o4 không cần quan tâm, kết quả thực sự là D= S 4 S 3 S 2 S 1 . Trong thực tế, ta có thể dùng vi mạch cộng nhị phân 4 bit 74LS283 hoặc 74LS83 ghép với vi mạch 74LS86 (có 4 cửa XOR) sẽ đợc một bộ cộng/ trừ 4 bit nh sơ đồ 4.12. Bài tập 4.8. Dùng mạch cộng hai số nhị phân 4 bit và mạch AND thiết kế mạch nhân 2 số nhị phân 4 bit. 4.3 Các mạch mã hoá và giải mã 61 74LS283 A1 A2 A3 A4 B1 B2 B3 B4 C 0 S1 S2 S3 S4 C 4 5 3 14 12 6 2 15 11 7 4 1 13 10 9 74LS83 A1 A2 A3 A4 B1 B2 B3 B4 C 0 S1 S2 S3 S4 C 4 10 8 3 1 11 7 4 16 13 9 6 2 15 14 Hình 4.11 : Ký hiệu logic của IC 74LS283, 74LS83 FA S 1 C o1 A 1 B 1 C i1 FA S 1 C o2 A 2 B 2 C i2 FA S 1 C o3 A 3 B 3 C i3 FA S 1 C o4 A 4 B 4 C i4 Hình 4.12: Sơ đồ mạch tổng /hiệu 2 số nhị phân 4 bit ADDSUB / 4.3.1. Mạch mã hoá (Encoder) Bộ mã hoá có M đầu vào và chỉ một trong số đó đợc kích hoạt tại thời điểm xác định, tạo mã đầu ra N bit, tuỳ thuộc vào đầu vào nào đợc kích hoạt. Sơ đồ tổng quát của bộ mã hoá có M đầu vào và N đầu ra tích cực ở mức cao đ ợc cho trên hình 4.13 a. Bộ mã hoá bát phân thành nhị phân Mạch có 8 đầu vào tơng ứng với 8 ký số trong hệ bát phân và tạo mã đầu ra 3 bit t- ơng ứng với các đầu vào đợc kích hoạt. - Bảng chân lý: - Phơng trình logic: O 2 = I 4 + I 5 + I 6 + I 7 O 1 = I 2 + I 3 + I 6 + I 7 O 0 = I 1 + I 3 + I 5 + I 7 - Sơ đồ logic đợc cho trên hình 4.14 Từ sơ đồ trên ta thấy rằng chỉ đợc phép kích hoạt mỗi lần một đầu vào, nếu cùng một lúc kích hoạt từ hai đầu vào trở lên thì đầu ra sẽ là bất kỳ 1 giá trị nào đó không xác định đợc trớc. Ví dụ, kích hoạt I 3 và I 5 cùng một lúc thì lối ra sẽ có giá trị là 111. Rõ ràng đây không phải là mã cho cả hai đầu vào đợc kích hoạt. Để khắc phục nhợc điểm này ngời ta dùng bộ mã hoá u tiên. b.Bộ mã hoá u tiên thập phân thành BCD (IC 74147) 62 Encoder I 0 I 1 I M-1 O 0 O 1 O N-1 Mã đầu ra N bit M đầu vào, mỗi lần chỉ có một đầu vào lên mức cao Hình 4.13 I 0 I 1 I 2 I 3 I 4 I 5 I 6 I 7 O 2 O 1 O 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 10 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 1Bảng chân lý của bộ mã hoá bát phân thành nhị phân I 0 I 1 I 2 I 3 I 4 I 5 I 6 I 7 O 2 O 1 Hình 4.14 O 0 . a 3 b 3 a 2 b 2 a 1 b 1 a 0 b 0 l m g L M G a 3 >b 3 a 3 <b 3 a 3 =b 3- a 3 =b 3 a 3 =b 3 a 3 =b 3 a 3 =b 3- a 3 =b 3 a 3 =b 3 a 3 =b 3 a 3 =b 3. 3 >b 3 )+(a 3 =b 3 )(a 2 >b 2 )+(a 3 =b 3 )(a 2 =b 2 )(a 1 >b 1 ) +(a 3 =b 3 )(a 2 =b 2 )(a 1 =b 1 )(a 0 >b 0 ) A<B (a 3 <b 3 )+(a 3