Bài báo đề xuất kỹ thuật dùng clock gating tinh chỉnh ở mức khối subblock thay vì thực hiện mức block thông thường để thực thi hệ thống SoC ứng dụng trò chơi ping-pong trên board DE2-115. Bởi vì không phải tất cả các khối subblock rảnh đồng thời để thực hiện clock gating ở mức block thông thường, có thể một vài khối sublock rảnh và một vài khối subblock vẫn hoạt động để duy trì chức năng hoạt động.
Chuyên san Công nghệ thông tin Truyền thông - Số 11 (04-2018) KỸ THUẬT CLOCK GATING TINH CHỈNH GIẢM CƠNG SUẤT ĐỘNG TIÊU THỤ ỨNG DỤNG TRONG TRỊ CHƠI PING PONG Võ Minh Huân1 Tóm tắt Bài báo đề xuất kỹ thuật dùng clock gating tinh chỉnh mức khối subblock thay thực mức block thơng thường để thực thi hệ thống SoC ứng dụng trò chơi ping-pong board DE2-115 Bởi khơng phải tất khối subblock rảnh đồng thời để thực clock gating mức block thơng thường, vài khối sublock rảnh vài khối subblock hoạt động để trì chức hoạt động Vì việc thực clock gating mức khối nhỏ sublock bên khối block tinh chỉnh tiết kiệm công suất Hệ thống chạy ổn định với công suất tiêu thụ thấp, tiết kiệm 58%, 53%, 48%, 24%, 13% so với không thiết kế clock gating, 53%, 48%, 44%, 21%, 12% so với thiết kế clock gating thơng thường khơng kích hoạt tương ứng với tần số 5GHz, 1GHz, 0.5GHz, 50MHz, 5MHz tổng công suất tiêu thụ Thiết kế tiêu tốn thêm 49 logic element để thực việc điều khiển clock gating tinh chỉnh so với dùng kỹ thuật clock gating chỉnh thô thông thường nhỏ so với tổng diện tích chip The paper proposed the fine-grained clock gating concept in subblock level instead of conventional block level to implement low power ping-pong game SoC on DE2-115 FPGA board Because not all subblocks are idle simultaneously to implementing clock gating at conventional block level, a few subblocks may be idle, others may still be active in operation system By doing fine-grain clock gating in subblock level, we can save more dynamic power consumption The proposed system is stable and saved up to 58%, 53%, 48%, 24%, 13% compared to no-clock gating technique, and 53%, 48%, 44%, 21%, 12% compared to normal clock gating at frequency operation of 5GHz, 1GHz, 0.5GHz, 50MHz, 5MHz in term of total power consumption The proposed fine-grained design has 49 logic element overhead compared to coarse grained clock gating technique but it is quite small compared to total used logic gate Từ khóa Ping-Pong game; FPGA; công suất động; clock gating; tinh chỉnh; chỉnh thô Giới thiệu Đại Học Sư phạm kỹ thuật Thành phố Hồ Chí Minh 64 Tạp chí Khoa học Kỹ thuật - Học viện KTQS - Số 190 (04-2018) HIẾT kế hệ thống nhúng FPGA với nhiều ưu điểm vượt trội tốc độ xử lý cao, tiêu tốn lượng thấp nhận nhiều quan tâm nghiên cứu nhiều lĩnh vực ứng dụng [1-2].Việc giảm kích thước transistor để tăng mật độ chip SoC điện tử làm gia tăng cơng suất động tiêu thụ [3], làm cho việc tìm kiếm giải pháp giảm công suất tiêu thụ chip xem ràng buộc thiết kế chip với ràng buộc diện tích định thời, đặt thách thức cho kỹ sư thiết kế phần cứng T Có nhiều kỹ thuật khác từ mức linh kiện, mức thiết kế mạch, thiết kế hệ thống nhằm giảm công suất tiêu thụ ứng dụng công suất thấp [4-6] Kỹ thuật clock gating dùng rộng rãi thiết kế vi mạch công suất thấp nhằm giảm công suất động, thành phần tiêu thụ cơng suất tổng cơng suất tiêu hao vi mạch [3] [7-9] Ý tưởng clock gating khối chức không hoạt động trạng thái rảnh chờ, clock nên tắt để không đưa vào mạch làm cho mạch hao phí cơng suất chuyển mạch khơng hiệu hoạt động mạch [7-9] Clock gating thường sử dụng mức thiết kế kiến trúc, clock điều khiển bật tắt cho tồn hệ thống (SoC) hệ thống vào chế độ ngủ đợi yêu cầu từ hệ thống khác [8-9] Clock gating mức khối block cho phép/không cho phép khối block thiết kế hệ thống vào trạng thái rảnh/trạng thái tích cực tương ứng [10] Tuy nhiên, tín hiệu clock chia với nhiều miền clock có tần số khác nhau, tần số nguyên tắc hoạt động khối subblock khác bên khối block, việc thực clock gating khối block khơng hiệu Bởi khơng phải tất khối subblock chức khối block trạng thái rảnh không hoạt động đồng thời lúc Điều có nghĩa rằng, clock gating thực hiệu tiết kiệm công suất khối block vào trạng thái ngủ rảnh Khi đó, thời điểm định, vài khối sublock chức rảnh vài khối sublock chức khác cần phải hoạt động để trì trạng thái yêu cầu hệ thống Lúc khối chức sublock rảnh cần thực clock gating, khối sublock chức tích cực cần trì clock để mạch hoạt động chức cần thiết Nhằm tiết kiệm công suất tiêu thụ cách điều khiển clock gating cấp độ tinh hơn, khối sublock nên thực clock gating Các sublock chọn tín hiệu điều khiển để tinh chỉnh tiêu tốn công suất Bài báo áp dụng khái niệm đề xuất vào ứng dụng trò chơi ping-pong gồm số thiết bị ngoại vi hình LCD, SD Card, loa, bàn phím PS/2, phát triển hệ thống nhúng phục vụ giải trí [11] để xây dựng hệ thống SoC cơng suất thấp cách dùng kỹ thuật clock gating tinh chỉnh khối subblock Để thực phần cứng FPGA tiến hành chạy demo phần cứng, với dung lượng logic hạn chế kit FPGA, tác giả dừng lại ứng dụng trò chơi ping-pong này, phù hợp với giới hạn phần cứng Ứng dụng mơ hình hệ thống điều khiển tự động, với nhiều hoạt động máy trạng thái khác nhau, bao gồm khối hiển thị, nhớ máy tính nhỏ thơng thường Kỹ thuật clock gating tinh chỉnh áp dụng mơ hình điều khiển với ứng dụng lớn hơn, thành chip vi điều khiển để điều khiển thiết bị, sau tiến hành tổng hợp cổng logic thiết kế ASIC 65 Chuyên san Công nghệ thông tin Truyền thông - Số 11 (04-2018) tạo chíp cơng suất thấp Ngoài kỹ thuật áp dụng thêm vào chip công suất thấp, dùng kết hợp với clock gating thô thông thường để tối ưu công suất chuyển mạch block chức hệ thống Phương pháp thiết kế kỹ thuật Clock Gating tinh chỉnh Kỹ thuật clock gating thông thường thiết kế hình 1a Ở đây, tín hiệu clock tồn cục (GCLK) nhân với tín hiệu cho phép EN qua cổng AND để điều khiển hoạt động khối logic subblock 1, logic subblock logic subblock Khi tín hiệu EN=0, ngõ cổng AND logic 0, làm tắt nguồn clock GCLK, khiến cho mạng clock bị tắt, không cung cấp xung hoạt động cho khối logic Khi tín hiệu EN=1, khối logic hoạt động theo tín hiệu GCLK để thực chuyển mạch chức mạch logic Tuy nhiên, mạch hoạt động chế độ tích cực thông thường, khối logic subblock 1, subblock 2, subblock khơng thiết phải hoạt động lúc để thực chức Giả sử khối logic subblock rảnh, hai khối logic subblock 2, subblock khác hoạt động để phục vụ cho chức hệ thống, ta nên thực clock gating khối logic block để tiết kiệm cơng suất chuyển mạch cho hệ thống hình 1b Ở đây, khối control_clock_gate tạo ba tín hiệu cho phép EN[0], EN[1], EN[2] theo tình trạng hoạt động hệ thống đóng vai trị ngõ vào cổng AND với tín hiệu GCLK hình 1b Ngõ cổng AND điều khiển đóng tắt xung GCLK cho mạch ba khối logic Bởi tinh chỉnh việc tắt mở khối logic subblock 1, subblock 2, subblock phù hợp theo tình trạng hệ thống làm việc mạch hoạt động giúp tiết kiệm lượng lượng chuyển mạch hao phí hệ thống GCLK Clock tree EN D Q Q D Q Q D Q Q (a) Logic subblock Logic subblock Logic subblock Subtree1 EN[0] D Q D D Q Q Q Control_clock _gate GCLK Q Q D Logic subblock D Logic subblock D Q Q Subtree2 EEN[1] D Q Q Subtree3 EN[2] D Logic subblock D Q Q Q Q (b) Q Q Q Q Hình (a) Sơ đồ khối hoạt động clock gating thông thường (b) Hoạt động clock gating tinh chỉnh 66 Tạp chí Khoa học Kỹ thuật - Học viện KTQS - Số 190 (04-2018) Hình 1b sơ đồ khối hoạt động clock gating tinh chỉnh So sánh chi phí diện tích kiến trúc hai kỹ thuật clock gating khác nhau, hoạt động clock gating tinh chỉnh gồm thêm khối control_clock_gate khối thực clock gating, gồm cổng AND Điều khối clock gating tinh chỉnh hao tốn lượng phần cứng thêm để thực việc tách tín hiệu điều khiển EN cổng AND nhằm thực kiến trúc clock gating tinh chỉnh Thông thường, clock gating điều khiển tín hiệu cho phép qua cổng AND với tín hiệu clock hình 1a 1b Kỹ thuật clock gating thơng thường hình 1a khối block dùng clock (GCLK) để tạo tín hiệu Clocktree điều khiển flipflop Nếu thực clock gating thơng thường hình 1a, tín hiệu EN mức thấp để đưa tín hiệu Clocktree mức thấp khơng chuyển mạch Có nghĩa tất đường liệu flipflop điều khiển Clocktree khơng kích hoạt clock Giả sử hình 1a, tín hiệu Clocktree hoạt động bình thường, logic subblock1 vào trạng thái rảnh, muốn tắt Clocktree, hệ thống phải đợi logic subblock logic subblock vào chế độ rảnh Khi đó, khối block khơng gây gián đoạn hoạt động subblock subblock Vì vậy, gây lãng phí cơng suất chuyển mạch subblock khơng cần thiết Ở hình 1b, miền Clocktree (GLCK) chia thành miền clock nhỏ gồm subtree1, subtree2 subtree3 cho đường liệu flipflop tương ứng, với tín hiệu cho phép tinh chỉnh việc cho phép chuyển mạch đường liệu Tại thời điểm, vài miền clock subtree trạng thái tích cực cho phép chuyển trạng thái, ví dụ miền clock subtree2 subtree3, vài miền clock subtree trạng thái rảnh, không chuyển mạch, ví dụ miền clock subtree1 Khi miền clock subtree1 rảnh không chuyển mạch nên tắt đi, miền clock subtree2 subtree3 hoạt động bình thường Trong đó, miền clock (GCLK) hoạt động bình thường Thiết kế Clock Gating tinh chỉnh trị chơi Ping Pong 3.1 Phân Tích Hệ Thống Phần Cứng Trò Chơi Ping Pong Hệ thống xây dựng thực thi board DE2-115 hãng Altera hỗ trợ công cụ SoPC Builder Qsys Hệ thống giao tiếp với người dùng thông qua hình LCD điều khiển bàn phím máy tính chuẩn PS/2, ngồi hệ thống cịn phát nhạc từ thẻ nhớ SD tới loa Phần cứng thiết kế dựa công cụ Quartus II cũa Altera Các thành phần hệ thống hình bao gồm Nios II Processor, có vai trị quan trọng hệ thống, khối xử lý trung tâm đảm nhận vai trò xử lý liệu, xử lý thực thi lệnh hệ thống Hệ thống sử dụng chip SDRAM 128MB board DE2-115 để làm nhớ liệu cho NIOS II Nios II sử dụng clock 50MHz để hoạt động Avalon Bus thành phần kết nối hệ thống, bus có độ rộng 32bit Jtag_Uart thành phần kết nối hệ thống máy tính cá nhân thơng qua cổng USB Blaster Jtag_uart hỗ trợ nạp file phần cứng, phần mềm debug chương trình hệ thống Keyboard_controller khối giao tiếp hệ thống với bàn phím máy tính chuẩn PS/2 Khối data interface bao gồm module con: Audio module thực 67 Chuyên san Công nghệ thông tin Truyền thông - Số 11 (04-2018) chức phát nhạc loa, sử dụng clock 50MHz 18.432MHz SD_Card_Controller module truyền nhận liệu từ thẻ nhớ SD hệ thống Pixel_buffer module sử dụng chip SSRAM 2MB nhớ dùng lưu trữ liệu hình ảnh VGA Controller module đưa tín hiệu hiển thị tới hình LCD thơng qua chip VGA, sử dụng clock 25.175MHz để hiển thị hình ảnh 50Mhz để nhận liệu giao tiếp với Avalon bus SDRAM Chip SDRAM controller Jtag Uart Nios II processor Keyboard Controller Avalon Bus Pixel Buffer Audio PLL 18Mhz Audio 25Mhz VGA PLL SRAM chip SDCard Controller VGA Controller Data interface Hình Sơ đồ hệ thống phần cứng Ứng dụng trò chơi ping-pong thiết kế dựa giải thuật pixel, thiết lập giá trị pixel, xóa vẽ lại pixel Trị chơi thiết kế hình pixel cố định có kích thước 320x240 pixel, bề ngang hình trị chơi có kích thước 320 cột pixel bề dọc 240 hàng pixel Trò chơi điều khiển trực tiếp thiết bị ngoại vi bàn phím PS/2 gồm hai người chơi Nếu người chơi đạt điểm số quy định trước người chơi chiến thắng trị chơi kết thúc hình Trị chơi ping-pong thiết kế dựa theo mơn thể thao bóng bàn thực tế, trị chơi bao gồm hai người chơi minh họa hình chữ nhật màu đỏ Màu vàng thiết kế lưới mơn thể thao bóng bàn, hình vng màu xanh dương bóng tồn sân đấu bao viền màu trắng Nếu hai người chơi để bóng vượt tới cuối sân người chơi người đối diện đạt điểm trị chơi quuyền giao bóng giao cho người vừa điểm Giải thuật xây dựng trò chơi dựa q trình xóa vẽ điểm ảnh Mỗi q trình bóng di chuyển tương ứng với q trình xóa vị trí pixel cũ vẽ lại vị trí 68 Tạp chí Khoa học Kỹ thuật - Học viện KTQS - Số 190 (04-2018) 640 pixel player1 480 pixel Player ball Lưới Viền bao sân Hình Mơ hình ứng dụng trị chơi ping-pong với độ delay Bóng di chuyển bao gồm hướng, hướng góc 45o , hướng góc -45o , hướng góc 135o góc -135o Nếu bóng vượt qua người chơi người đối diện ăn điểm, bóng vẽ lại vị trí người vừa thua Trò chơi kết thúc hai người chơi đạt điểm Phần mềm viết ngôn ngữ C xây dựng phần mềm Nios II, gồm giải thuật kiểm tra kết nối hoạt động thành phần hệ thống, ứng dụng trò chơi ping-pong dựa giải thuật thiết lập giá trị pixel, xóa pixel ứng dụng phát nhạc, điều khiển hệ thống clock nhằm tiết kiệm lượng không sử dụng module chức 3.2 Kỹ Thuật Clock Gating Tinh Chỉnh Trong Ứng Dụng Trò Chơi Ping Pong Từ thiết kế vi mạch quan tâm tới công suất thấp, kỹ thuật clock gating nghiên cứu đưa Clock gating giảm lượng tiêu thụ cách tắt xung clock cấp cho mạch Các mạch chuyển trạng thái không tiêu thụ lượng chuyển mạch [7-9] Tác giả tập trung đề xuất khái niệm clock gating tinh chỉnh sử dụng báo nhằm tinh chỉnh chuyển mạch vào khối subblock khối block Kỹ thuật clock gating tinh chỉnh hiệu chỉnh clock subblock nằm khối block, khối block hoạt động bình thường Tuy nhiên khối block hoạt động tất subblock chuyển mạch cần tín hiệu clock Vì ta nên tắt khối không chuyển mạch để tiết kiệm công suất chuyển mạch, khối subblock khác hoạt động bình thường theo hoạt động block Việc làm tối ưu hóa lượng tiêu thụ chuyển mạch Hình sơ đồ chức khối clock gating dùng để thực việc tắt clock cho khối subblock khối data interface Ở đây, hai khối clock_gating control_clock_gate thêm vào để thực tinh chỉnh tắt clock Bên khối clock_gating bao gồm cell clocking ví dụ cổng AND mơ tả hình Cell clocking dùng điều khiển xung clock đến subblock cần thiết hệ thống Khối control_clock_gate lấy tín hiệu điều khiển từ NIOS để thực việc tạo tín enable phép/khơng cho phép khối clock_gating thực điều khiển việc đóng ngắt khối subblock Ở đây, thực clock gating thô thơng thường, khối clock_gating cần thực nhân tín hiệu clk_50 với tín hiệu cho phép điều khiển từ khối control_clock_gate Tuy nhiên, thực clock gating tinh 69 Chuyên san Công nghệ thông tin Truyền thơng - Số 11 (04-2018) chỉnh, module tắt/mở theo nhu cầu liệu ngõ Ví dụ, nghe nhạc ta cần bật audio mà khơng cần điều khiển clock cho module VGA controller Vì ta nên tắt xung clock đưa vào module VGA controller để tiết kiệm công suất chuyển mạch chức Khối clock_gating thiết kế nhằm điều khiển bật/tắt Clk_50Mhz Nios II VGA Controller Pixel_buffer Control_ clock_gate audio_184 VGA_25 clk_50 Clock reset Clock_ Source gating Audio Sd_card Hình Hệ thống thiết kế clock gating tinh chỉnh cho khối data interface xung clock cung cấp cho sublock hoạt động, qua khối data interface bật/tắt hoạt động subblock điều khiển vi xử lý Nios II thông qua khối control_clock_gate data_in[31:0] write chipselect address[2:0] Control_ clock_gate en[5:0] Hình Sơ đồ khối module control_clock_gate Khối control_clock_gate hình sử dụng thiết kế, khối có nhiệm vụ nhận liệu từ vi xử lý Nios II dùng làm tín hiệu điều khiển tín hiệu kích hoạt vơ hiệu hóa cổng clock Khối gồm: ngõ liệu bit tương ứng với tín hiệu kích hoạt/vơ hiệu hóa cổng clock sublock cần điều khiển, tín hiệu data_in kết nối với Nios II thông qua bus Avalon tín hiệu kèm tín hiệu ghi (write), lựa chọn (chipselect) hay tín hiệu địa (address) Ngồi khối cịn có chức tự động thiết lập ngõ cho phép (enable) mức mạch bắt đầu hoạt động từ trạng thái reset hệ thống Khối sử dụng clock 50MHz tín hiệu reset hệ thống Tín hiệu en [5:0] tạo khối control_clock_gate với điều khiển 70 Tạp chí Khoa học Kỹ thuật - Học viện KTQS - Số 190 (04-2018) Hình Sơ đồ chức khối clock_gating xử lý NIOS II Khi hệ thống khởi động, tín hiệu en [5:0] thiết lập giá trị mức cao Vì vậy, hệ thống hoạt động chế độ tích cực tất module kỹ thuật clock gating thô thông thường Nếu khối sublock hệ thống rơi vào trạng thái nghỉ, khơng hoạt động, tín hiệu cho phép en [5:0] tương ứng với sublock đưa mức thấp Ngược lại hệ thống tái hoạt động trở lại bình thuờng tín hiệu en [5:0] đưa trở lại mức cao tương ứng qua hệ thống hoạt động trở lại Các thiết kế bên khối control_clock_gate bao gồm flip-flop nhằm giữ liệu ngõ số mạch tổ hợp cần thiết Do vậy, thiết kế khối control_clock_gate khơng chiếm q nhiều diện tích thiết kế ảnh hưởng đến nhiều đến tiêu tốn lượng hệ thống Kết nghiên cứu Bài báo tập trung nghiên cứu xây dựng hệ thống trò chơi công suất thấp dựa kỹ thuật clock gating tinh chỉnh khối sublock Hệ thống hoạt động ổn định board FPGA Altera DE2-115 có khả tiết kiệm lượng với giải thuật clock gating tinh chỉnh hình Các số liệu thống kê mức lượng tiêu tốn hệ thống thực 71 Chuyên san Công nghệ thông tin Truyền thông - Số 11 (04-2018) Hình Hệ thống hoạt động ổn định với board DE2-115 dựa công cụ PowerPlay Power Analyzer phần mềm Quartus II, mức lượng mô không bao gồm thiết bị ngoại vi hay chip nằm chip FPGA Cyclone IV Tổng tài nguyên dùng để xây dựng hệ thống chiếm khoảng 8182 LE (chiếm 7% chip Cyclone IV EP4CE115F29) khơng tính khối IP có sẵn board SSRAM, SDRAM, Audio CODEC VGA DAC trình bày hình So với thiết kế khơng có clock gating, thiết kế có clock gating tăng thêm khối gồm khối control_clock_gate clock_gating Với việc thực clock gating chỉnh thô cấp độ khối (block), khối control_clock_gate gồm tín hiệu cho phép (enable) khối clock_gating thực cổng AND giưa tín hiệu enable tín hiệu clock clk_50 hình Tài ngun thiết kế có clock gating tinh chỉnh chiếm 49LE (tăng từ 8133 lên 8182 LE) so với thiết kế clock gating chỉnh thô, thành phần không ảnh hưởng nhiều đến việc tăng thêm diện tích hay lượng hệ thống Số lượng 49 LE tính dựa flip-flop cell clock gating dùng để xây dựng khối control_clock_gate clock_gating hình Tác giả so sánh mức lượng tính tốn dựa thiết kế gồm: hệ thống không dùng đến thiết kế clock gating, hệ thống có thiết kế clock gating thơ thơng thường trạng thái khơng kích hoạt hệ thống thiết kế clock gating tinh chỉnh trạng thái kích hoạt Ơ hệ thống no-clock gating không dùng kỹ thuật clock gating thiết kế với chức hoạt động bình thường, chưa đưa khái niệm clock gating vào hệ thống Hệ thống clock gating thơ thơng thường khơng kích hoạt (normal clock gating) thiết kế áp dụng clock gating thông thường mạch khơng kích hoạt tắt clock để đưa mạch vào trạng thái tắt hoàn toàn mà giữ trạng thái hoạt động bình thường hệ thống Hệ thống có thiết kế clock gating tinh chỉnh trạng thái hoạt động bình thường tắt subblock khơng hoạt động (sleep clock gating) theo chức trò chơi Hình cơng suất tiêu thụ hệ thống hoạt động theo tần số khác Hệ thống với thiết kế có clock gating subblock trạng thái nghỉ tiết kiệm tối đa tổng công suất tiêu thụ khoảng tới 58%, 53%, 48%, 24%, 13% tương ứng với tần số 5GHz, 1GHz, 0.5GHz, 50MHz, 5MHz so với thiết kế khơng có clock gating thiết kế tiết kiệm 53%, 48%, 44%, 21%, 12% ứng với tần số 5GHz, 1GHz, 0.5GHz, 50MHz, 5MHz tồng công suất tiêu thụ so 72 Tạp chí Khoa học Kỹ thuật - Học viện KTQS - Số 190 (04-2018) Bảng Thông số tài nguyên hệ thống sử dụng chip FPGA Các thông số hệ thống Số cổng logic(LEs) Hàm chức tổ hợp Thanh ghi logic chuyên dụng Thanh ghi Số bit nhớ Clock gating tinh chỉnh 8182/114.48 (7%) 6619/114.480 (6%) 5888/114.480 (5%) 6007 160.064/3.981.312 ( 4%) Clock gating thô thông thường 8133/114.480 (7%) 6580/114.480 (6%) 5875/114.480 (4%) 5994 160.064/3.981.312( 4%) với kỹ thuật clock gating khơng kích hoạt Hình Tổng cơng suất tiêu thụ thiết kế Cơng suất tổng bao gồm hai thành phần công suất tiêu thụ động công suất tiêu thụ tĩnh [7] Ở đây, hinh thành phần công suất tiêu thụ động chiếm nhiều lượng hệ thống chip Ở tần số hoạt động cao thiết kế với clock gating trở nên có ích cho hệ thống Cụ thể với thiết kế clock gating mạch trạng thái nghỉ giảm thiểu 66% lượng so với khơng thiết kế clock gating hình Hình So sánh cơng suất động thiết kế Cơng suất tĩnh thành phần nhận tác động lượng thiết kế khác nhau, cơng suất có mức độ tăng thấp lượng tần số hoạt động hệ thống thay đổi từ thấp lên cao Cụ thể thiết kế có clock gating giảm khoảng 23%, 10%, 8%, 7%, 6% tương ứng với tần số 5GHz, 1GHz, 500MHz, 50MHz 5MHz hình 10 Một thành phần tiêu tốn cơng suất thiết kế công 73 Chuyên san Công nghệ thông tin Truyền thông - Số 11 (04-2018) suất thành phần I/O Cơng suất tính dựa mức điện áp cấp cho thành phần ngõ vào, ra, tụ hay trở kháng chân kết nối đến chip Thành phần công suất I/O chiếm phần tỉ lệ tiêu tốn lượng chip Ở thiết kế có clock gating giảm khoảng 18% lượng cho hệ thống so với thiết kế khơng có clock gating với mức tần số khác hình 11 Hình 10 So sánh cơng suất tĩnh thiết kế Hình 11 So sánh cơng suất I/O thiết kế Mặc dù ứng dụng thực tế tần số 5GHz khơng thể thực được, kit FPGA hoạt động tần số cao tới 5GHz Tuy nhiên, kết thực mô với hỗ trợ công cụ PowerPlay Power Analyzer Việc nâng tần số mô lên GHz xem cơng cụ để phân tích cơng suất chuyển mạch clock [11][12] Để chứng minh lợi ích kỹ thuật clock gating tinh chỉnh chip tốc độ cao, tác giả thực mô lên 5Ghz để phân tích rõ rệt khả tiết kiệm công suất chuyển mạch giải pháp đề Kết luận Tác giả tập trung vào đề xuất phương pháp clock gating tinh chỉnh, khái niệm sử dụng để tối ưu hóa lượng tiêu thụ mạng clock khối block Kỹ thuật clock gating thô thông thường áp dụng vào khối block Nếu khối block khơng hoạt động, tín hiệu clock gating để làm giảm chuyển mạch mạng clock Kỹ thuật clock gating tinh chỉnh đề xuất báo này tập trung thực giảm chuyển mạch vào khối sublock, khối 74 Tạp chí Khoa học Kỹ thuật - Học viện KTQS - Số 190 (04-2018) khối block Với việc rằng, khối block hoạt động, có vài khối (subblock) khơng hoạt động chức tốn tín hiệu clock để chuyển mạch, khối nên tắt clock để giảm chuyển mạch mạng clock Hệ thống chạy ổn định với công suất tiêu thụ thấp, tiết kiệm 58%, 53%, 48%, 24%, 13% so với không thiết kế clock gating, 53%, 48%, 44%, 21%, 12% so với thiết kế clock gating khơng kích hoạt tương ứng với tần số 5GHz, 1GHz, 0.5GHz, 50MHz, 5MHz tổng công suất tiêu thụ Thiết kế tiêu tốn thêm 49 logic element để thực việc điều khiển clock gating tinh chình so với clock gating thơ thơng thường nhỏ so với tổng diện tích chip Tài liệu tham khảo [1] R Saleh, S Wilton, S Mirabbasi, A Hu, M Greenstreet, G Lemieux, P P Pande, C Grecu, A Ivanov, "System-on-Chip: Reuse and Integration", Proceedings of the IEEE, vol 94, no 6, pp 1050 - 1069, June 2006 [2] Pong P.Chu, Embedded SoPC Design with Nios II Processor and VHDL Examples, A John Wiley and Sons, Inc, August 2011 [3] Semiconductor Industry Assoc., ITRS, 2003 update; http://public.itrs.net [4] Huan Minh Vo, Chul-Moon Jung, Eun-Sub Lee, and Kyeong-Sik Min, “Carry select adder with sub-block power gating for reducing active-mode leakage in sub-32-nm VLSIs,” IEICE Electronics Express, vol 8, no 16, pp 1322-1329, Aug 2011 [5] Huan Minh Vo, Chul-Moon Jung, Eun-Sub Lee, and Kyeong-Sik Min, “Dual-switch power gating revisited for small sleep energy loss and fast wake-up time in sub-45-nm nodes,” IEICE Electronics Express, vol 8, no 4, pp 232-238, Feb 2011 [6] Ya-Ting Shyu, et al, “Effective and Efficient Approach for Power Reduction by Using Multi-Bit Flip-Flops”, IEEE Transactions On Very Large Scale Integration (Vlsi) Systems, Vol 21, No 4, April 2013 [7] Huan Minh Vo, Chul-Moon Jung, Eun-Sub Lee, and Kyeong-Sik Min, “Carry select adder with sub-block power gating for reducing active-mode leakage in sub-32-nm VLSIs,” IEICE Electronics Express, vol 8, no 16, pp 1322-1329, Aug 2011 [8] Han and Y Shin, “Simplifying clock gating logic by matching factored forms,” IEEE Trans Very Large Scale Integr (VLSI) Syst., vol 22, no 6, pp 1338–1349, 2014 [9] Endri Bezati , Simone Casale-Brunet , Marco Mattavelli , and Jorn W Janneck, “Clock-Gating of Streaming Applications for Energy Efficient Implementations on FPGAs”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, pp 699 – 703, Vol 36, Issue 4, April 2017 [10] H Li, S Bhunia, Y Chen, K Roy, and T Vijaykumar, “Dcg: deterministic clock-gating for low-power microprocessor design,” IEEE Trans.Very Large Scale Integr (VLSI) Syst., vol 12, no 3, pp 245–254, 2004 [11] Greg Byrd “21st Century Pong“, IEEE Journals and Magazines, Vol 48, No 10, pp 80 – 84, 2015 [12] Bishwajeet Pandey, Jyotsana Yadav, M Pattanaik and Nitish Rajoria, “Clock gating based energy efficient ALU design and implementation on FPGA” 2013 International Conference on Energy Efficient Technologies for Sustainability, pp 93 – 97, 2013 [13] Bishwajeet Pandey, Deepa Singh; Deepak Baghel, Jyotsana Yadav, and Manisha Pattanaik “Clock Gated Low Power Memory Implementation on Virtex-6 FPGA” 2013 5th International Conference and Computational Intelligence and Communication Networks, pp 409 – 412, 2013 Ngày nhận 17-10-2017; Ngày chấp nhận đăng 09-04-2018 Võ Minh Huân nhận đại học thạc sĩ chuyên ngành Kỹ thuật Điện tử viễn thông năm 2005 2007 Đại học Bách khoa Thành phố Hồ Chí Minh tiến sĩ Đại học Kookmin, Seoul, Hàn Quốc năm 2013 Tiến sĩ Huân giảng viên, đảm nhiệm chức vụ Phó trưởng khoa, Khoa Điện-Điện Tử Đại học Sư phạm kỹ thuật Thành phố Hồ Chí Minh Lĩnh vực nghiên cứu thiết kế vi mạch tích hợp, cơng nghệ IoT tối ưu cơng suất thấp 75 ... 3.2 Kỹ Thuật Clock Gating Tinh Chỉnh Trong Ứng Dụng Trò Chơi Ping Pong Từ thiết kế vi mạch quan tâm tới công suất thấp, kỹ thuật clock gating nghiên cứu đưa Clock gating giảm lượng tiêu thụ cách... với kỹ thuật clock gating khơng kích hoạt Hình Tổng cơng suất tiêu thụ thiết kế Công suất tổng bao gồm hai thành phần cơng suất tiêu thụ động công suất tiêu thụ tĩnh [7] Ở đây, hinh thành phần công. .. thức cho kỹ sư thiết kế phần cứng T Có nhiều kỹ thuật khác từ mức linh kiện, mức thiết kế mạch, thiết kế hệ thống nhằm giảm công suất tiêu thụ ứng dụng công suất thấp [4-6] Kỹ thuật clock gating