Thiết kế và mô hình hóa mã pluto cho hệ mimo trên FPGAs

Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA LÊ PHÚ THÀNH THIẾT KẾ VÀ MÔ HÌNH HĨA MÃ PLUTO CHO HỆ MIMO TRÊN FPGAs Chun ngành : Kỹ thuật điện tử Mã số ngành : 60.52.70 LUẬN VĂN THẠC SĨ Tp Hồ Chí Minh, tháng năm 2007 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học: PGS-TS Lê Tiến Thường Cán chấm nhận xét 1:…………………………………………………………… Cán chấm nhận xét 2:…………………………………………………………… Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày tháng năm 2007 TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM PHÒNG ĐÀO TẠO SĐH ĐỘC LẬP – TỰ DO – HẠNH PHÚC Tp HCM, ngày tháng năm 2007 NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Lê Phú Thành Phái: Nam Ngày, tháng, năm sinh: 03/09/1981 Nơi sinh: Quảng Ngãi Chuyên ngành: Kỹ thuật điện tử MSHV:01405325 I- TÊN ĐỀ TÀI: ‘Thiết kế mơ hình hóa mã PLUTO FPGAs’ II- NHIỆM VỤ VÀ NỘI DUNG: • Nghiên cứu loại mã hố khối khơng gian-thời gian kênh thơng tin vơ tuyến MIMO Tìm hiểu đặc tính hệ thống MIMO, giải mã sử dụng phía thu • Xây dựng lý thuyết thiết kế mã khơng gian thời gian tuyến tính PLUTO với tín hiệu 4-QAM, sử dụng giải mã MMSE tuyến tính phía thu • Mơ q trình mã hóa, giải mã cho mã PLUTO để thấy ảnh hưởng thông số lên tốc độ lỗi bit Tiến hành so sánh mã PLUTO với số mã thơng dụng V-BLAST OSTBC • Thực giải mã tuyến tính kit FPGA Xilinx XUP Virtex II Pro III- NGÀY GIAO NHIỆM VỤ: 22/02/2007 IV- NGÀY HOÀN THÀNH NHIỆM VỤ: 6/07/2007 V- CÁN BỘ HƯỚNG DẪN : PGS.TS LÊ TIẾN THƯỜNG CÁN BỘ HƯỚNG DẪN CN BỘ MÔN QL CHUYÊN NGÀNH Nội dung đề cương luận văn thạc sĩ Hội đồng chuyên ngành thơng qua Ngày… tháng… năm 2007 TRƯỞNG PHỊNG ĐT – SĐH TRƯỞNG KHOA QL NGÀNH LỜI CẢM ƠN Tôi xin chân thành cảm ơn thầy Lê Tiến Thường trực tiếp hướng dẫn, tạo điều thuận lợi tài liệu trang thiết bị để tơi hồn thành luận văn Tôi xin chân thành cảm ơn quý thầy cô Khoa Điện-Điện tử trường Đại học Bách khoa, người truyền đạt kiến thức, định hướng nghiên cứu suốt khóa đào tạo sau đại học Cuối xin cảm ơn gia đình bạn bè giúp đỡ, động viên suốt trình học tập nghiên cứu Xin trân trọng ghi nhớ Lê Phú Thành ABSTRACT In recent years, wireless communication systems are demanded for concurrently transmitting speech, data and video at high rates with limitations on transmission power and bandwidth Thus, MIMO (multiple-input multiple-outpt) with basis ideas is increase data quality (BER) and data rates (bit/s) by using multiple element array antennas at both ends of the wireless link The main block of MIMO systems are Space-time coding which involves coding across space and time Space-time block coding is a simple transmit diversity technique in MIMO system technology In this thesis, we present a design of a full-rate linear space-time block code for coherent MIMO communication systems under a quasi-static Rayleigh flat-fading environment In this design, we use a linear minimum mean-square error (MMSE) at the receiver and minimize the asymptotic average bit error rate (BER) when the transmitted signal is selected from a 4-QAM constellation This optimization problem is solved in two main stages: 1) Finding a lower bound on the BER and 2) How this minimized lower bound can be achieved is then shown Base on this optimization, an algorithm of codes is generated, simulated and compared results designed codes to some other commonly used codes From these simulation results, we also presents a FPGA implementation of “full-rate linear space-time block” decoder by using board XUP Virtex II Pro Development System of Xilinx TÓM TẮT Trong năm gần đây, hệ thống thơng tin vơ tuyến địi hỏi truyền đồng thời tín hiệu thoại, liệu, video tốc độ cao kiện hạn chế công suất truyền băng thông Do vậy, kỹ thuật MIMO (Multiple-input multiple-output) với ý tưởng tăng chất lượng liệu (BER) tốc độ liệu (bit/s) cách sử dụng nhiều anten hai đầu phát, thu Cốt lõi hệ thống MIMO mã hố khơng gian thời gian; mã hố khối khơng gian thời gian kỹ thuật phân tập đơn giản cho hệ thống MIMO Trong luận văn, ta xem xét việc thiết kế mã khối khơng gian-thời gian tuyến tính cho hệ MIMO ảnh hưởng môi trường fading phẳng Trong trình thiết kế, ta sử dụng giải mã trung bình bình phương tối thiểu (MMSE) phía thu tiến hành tìm cực tiểu tốc độ lỗi bit (BER) tín hiệu chọn từ sơ đồ chòm 4-QAM Vấn đề giải theo bước: 1) Tìm cận BER 2) Làm cách để đạt cận Dựa vào kết này, ta xây dựng thuật tốn phát sinh mã, mơ phỏng, so sánh mã với số mã thường dùng Từ kết mơ phỏng, ta tiến hành tích hợp giải mã mã lên FPGA thông qua board XUP Virtex II Pro Xilinx MỤC LỤC Chương 1: GIỚI THIỆU 1.1 Đặt vấn đề 1.2 Nội dung nghiên cứu 1.3 Bố cục luận văn Chương 2: HỆ THỐNG MIMO 2.1 Các mơ hình hệ thống thơng tin vô tuyến: 2.1.1 Hệ thống SISO 2.1.2 Hệ thống MIMO 2.2 Các đặc tính hệ thống MIMO 2.2.1 Tốc độ truyền 2.2.2 Dung lượng kênh truyền 2.2.3 Sự phân tập 2.2.4 Ghép kênh 10 2.2.5 Tóm tắt đặc tính hệ thống MIMO 10 2.3 Các giải mã phía thu 11 2.3.1 Bộ giải mã khả cực đại ML 11 2.3.2 Bộ cân ZF 12 2.3.3 Bộ cân MMSE 13 2.3.4 Ordered MMSE/ZF-DFE 14 Chương 3: MÃ HĨA KHỐI KHƠNG GIAN-THỜI GIAN 17 3.1 OSTBC – Mã hóa khối không gian thời gian trực giao 17 3.2 V-BLAST 18 3.3 Mã khối khơng gian thời gian tuyến tính – Linear STBC 18 Chương 4: MÃ PLUTO VỚI TÍN HIỆU 4-QAM 21 4.1 Hàm xác suất lỗi bit 21 4.2 Cực tiểu xác suất lỗi bit 24 4.3 Mã PLUTO với xác suất lỗi bit tối ưu 30 Chương 5: MÃ PLUTO CHO KIỂU ĐIỀU CHẾ BẤT KỲ 33 5.1 Cực tiểu MSE tổng quát 33 5.2 Hiệu suất từ mã MSE 35 5.3 Thông tin tương hỗ mã PLUTO 36 Chương 6: PHÁT SINH MÃ VÀ MÔ PHỎNG .40 6.1 Thuật toán phát sinh mã 40 6.2 Kết mô so sánh với số mã thông dụng 41 6.2.1 PLUTO Uncoded 43 6.2.2 PLUTO V-BLAST 43 6.2.3 PLUTO OSTBC 44 6.2.4 PLUTO với số anten phát khác 45 6.2.5 PLUTO với số anten thu khác 46 Chương 7: BỘ GIẢI MÃ CHO PLUTO TRÊN FPGA 47 7.1 Ngôn ngữ mô tả phần cứng (HDL) 47 7.1.1 Giới thiệu 47 7.1.2 Sơ đồ luồng thiết kế tổng quát với ngôn ngữ HDL 47 7.1.3 Thiết kế số với VHDL 52 7.2 Công nghệ FPGA 52 7.2.1 Giới thiệu 52 7.2.2 Ứng dụng FPGA 53 7.2.3 Quá trình thực thi FPGA 54 7.2.4 Kit XUP Virtex II Pro Development System 54 7.3 Phần mềm Xilinx ISE 61 7.3.1 Giới thiệu 61 7.3.2 Module tạo CORE 63 7.4 Thực phần cứng giải mã tuyến tính: 64 7.4.1 Phân tích 64 7.4.2 Sơ đồ khối thiết kế: 65 7.4.3 Khối UART1 UART2 68 7.4.4 RAM ROM 70 7.4.5 Khối nhân cộng 70 7.4.6 Khối threshold detector 70 7.4.7 Khối điều khiển 71 7.4.8 Kết thực 72 Chương 8: KẾT LUẬN 75 8.1 Kết luận 75 8.2 Hướng phát triển đề tài 76 TÀI LIỆU THAM KHẢO 77 PHỤ LỤC A: BIỂU THỨC CỦA MA TRẬN HIỆP PHƯƠNG SAI 79 PHỤ LỤC B: MSE VÀ SINR CHO CHO BIT VÀ SYMBOL .81 PHỤ LỤC C: TÍNH TỐN SỐ THỰC 83 DANH SÁCH CÁC HÌNH Hình 2.1: Mơ hình hệ thống SISO Hình 2.2: Mơ hình hệ thống MISO Hình 2.3: Mơ hình hệ thống SIMO Hình 2.4: Mơ hình hệ thống MIMO Hình 2.5: Hệ thống MIMO mơi trường fading Rayleigh phẳng Hình 3.1: Sơ đồ hệ thống cho Linear STBC với giải mã tuyến tính 19 Hình 6.1: Giải thuật mô hệ MIMO dùng mã PLUTO 41 Hình 6.2: Giao diện chương trình mơ 42 Hình 6.3: Giao diện mơ Simulation FPGAs 42 Hình 6.4: Giao diện vẽ đồ thị BER 42 Hình 6.5: Giản đồ BER hệ thống dùng PLUTO Uncoded 43 Hình 6.6: Giản đồ BER PLUTO V-BLAST 44 Hình 6.7: Giản đồ BER PLUTO OSTBC 45 Hình 6.8: Giản đồ BER PLUTO với số anten phát khác 46 Hình 6.9: Giản đồ BER PLUTO với số anten thu khác 46 Hình 7.1: Sơ đồ luồng thiết kế phần cứng tổng quát 49 Hình 7.2: Quá trình tổng hợp thiết kế phần cứng VHDL 50 Hình 7.3: Mơ tả mức chuyển ghi 50 Hình 7.4: Các bước tổng hợp mô tả VHDL RTL 51 Hình 7.5: Kiến trúc tổng quát FPGA 53 Hình 7.6: Quá trình thực thi FPGA 54 Hình 7.7: Board Xilinx XUP Virtex II Pro Development System 55 Hình 7.8: Sơ đồ khối board XUP Virtex II Pro Development System 56 Hình 7.9: Kiến trúc tổng quát Virtex-II Pro 56 Hình 7.10: Kiến trúc khối xử lý 57 Hình 7.11: Phần tử CLB Virtex-II Pro 58 Hình 7.12: Cấu hình slice Virtex-II Pro 59 Hình 7.13: Khối nhân khối BSR+Memory 59 Hình 7.14: Khối nhân 18 bits 60 Hình 7.15: Phân phối clock Virtex-II Pro 61 Hình 7.16: Các cơng cụ CAD FPGA Xilinx 62 Hình 7.17: Giao diện Project Navigator 63 Hình 7.18: Chương trình tạo core nhớ ROM 64 Hình 7.19: Mơ hình phần cứng 65 Hình 7.20: Sơ đồ giải thuật dùng FPGA 66 Hình 7.21: Sơ đồ khối thiết kế 67 Hình 7.22: Khối giao tiếp UART1 68 Hình 7.23: Sơ đồ máy trạng thái khối UART1 68 Hình 7.24: Khối giao tiếp UART2 69 Hình 7.25: Sơ đồ máy trạng thái khối UART2 69 Hình 7.26: Khối RAM_BLOCK ROM_BLOCK 70 Hình 7.27: Khối nhân cộng 70 Hình 7.28: Khối tách ngưỡng-threshold detector 71 Hình 7.29: Chịm tín hiệu 4-QAM 71 Hình 7.30: Khối điều khiển 71 Hình 7.31: Sơ đồ khối chức mã hóa FPGAs 74 TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường Chương 8: KẾT LUẬN 8.1 Kết luận Trong khoảng thời gian nghiên cứu thực đề tài, luận văn đạt kết định sau: i Tìm hiểu hệ thống thông tin vô tuyến MIMO i Thiết kế mã hóa khơng gian thời gian tuyến tính điều kiện kênh truyền fading phẳng Khi phía thu sử dụng cân MMSE tín hiệu chọn từ chịm 4-QAM ta tính biểu thức tương đương xác xuất lỗi bit thông qua giá trị kỳ vọng hàm Q Hàm Q có đặc tính hàm lồi khoảng xác định Dựa vào ta tiến hành cực tiểu giá trị kỳ vọng xác xuất lỗi bit Giá trị đạt tối ưu thông qua ba bước biến đổi ba cận Bằng cách thiết lập điều kiện cho cận đạt được, ta thu hai điều kiện cần đủ cho mã: (i ) Các ma trận mã phải trực giao chéo (ii) Mỗi ma trận mã phải có cấu trúc unitary Ta gọi mã khơng gian thời gian tuyến tính có đặc tính mã PLUTO i Xem xét việc thiết kế mã tín hiệu chọn từ chòm khác Kết luật rút để đạt MSE tối ưu, mã phải thoả (i) (ii) i Luận văn tiến hành mô mã PLUTO so sánh mã với mã V-BLAST OSTBC i Luận văn Tìm hiểu board FPGA Xilinx XUP Virtex II Pro Development System i Thông qua ngôn ngữ VHDL viết phần mềm ISE 8.1i Xilinx, luận văn thực giải mã MMSE tuyến tính cho hệ thống anten phát anten thu sử dụng kiểu điều chế 4-QAM kit FPGA Xilinx XUP Virtex II Pro Development System Chương 8: Kết luận 75 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường 8.2 Hướng phát triển đề tài Từ mã khối không-gian thời gian đời, nhiều nghiên cứu tập trung vào việc tìm kiếm loại mã khác cho có ưu điểm đầy đủ phân tập, mã hoá tốt Đi theo hướng này, hướng phát triển đề tài tập trung vào việc thiết kế mã hóa khơng gian thời gian tối ưu cho hệ MIMO thông qua cực tiểu xác xuất lỗi bit với tín hiệu chọn từ chòm nào, giải mã thuật toán khác bên cạnh giải thuật MMSE tuyến tính thực luận văn Hơn luận văn tiến hành xem xét việc thiết kế kênh truyền fading phẳng Do vậy, hướng triển khai khác thiết kế mã tối ưu môi trường fading tần số chọn lọc, kênh fading nhanh, fading tương quan Ngoài ra, để tăng hiệu suất cho mã ta nghiên cứu việc móc nối mã với mã ngồi chẳng hạn mã TCM, mã Turbo hay mã lưới Về thực phần cứng, luận văn mơ hình giải thuật giải mã lên phần cứng không thực cho hệ thống thu phát thời gian thực Do đề nghị tích hợp mã hố cho hệ thống với nhiều anten (>2) đồng thời kết hợp kit FPGA với số mạch DSP để hoàn chỉnh hệ thống thu phát băng rộng Chương 8: Kết luận 76 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường TÀI LIỆU THAM KHẢO [1] [2] Emre Telatar, “Capacity of multi-antenna gaussian channels”, Technical Memorandum, Bell Laboratories, Oct 1995 Published in European Transactions on Telecommunications, Vol 10, No 6, pp 585-595, Nov/Dec 1999 S M Alamouti: “A Simple Transmit Diversity Techique for Wireless Communications”, IEEE Juornal on select Areas in Communications, Vol 16, pp 1451÷1458, 1998 [3] V Tarokh, H Jafarkhani and A R Calderbank: “Space-Time Block Coding for Wireless Communications: Performance Results” IEEE Journal on Select Areas in Communication, Vol 17, pp 451÷460, 1999 [4] V Tarokh, N Seshadri, and A R Calderbank: “Space-Time Codes for High Data Rates Wireless Communications: Performance Criterion and Code Contruction”, IEEE Transaction Information Theory, Vol 44, pp 744÷765, 1998 V Tarokh, H Jafarkhani and A R Calderbank: “Space-Time Block Coding from Orthogonal Designs”, IEEE Transaction Information Theory, Vol 45, pp 1456÷1467, 1999 [5] [6] [7] [8] [9] [10] [11] [12] [13] Erik G.Larsson and Petre Stoica, “Space-time block coding for Wireless Communications”, Cambrige University Press, 2003, ISBN: 0521824567 H Jafarkhani, “Space-Time Coding Theory and Practice”, Cambrige University Press, 2005, ISBN: 0521842913 J.K Zhang, J Liu, and K M.Wong, Trace-Orthogonal Full Diversity Cyclotomic Space-Time Codes New York: Wiley, 2005, ch “Space- Time Processing for Mimo Communications” B Hassibi and B M Hochwald, “High-rate codes that are linear in space and time" , IEEE Trans Info Theory, Vol 48, pp 1804-1824, Jul 2002 H.El Gamal and M.O Damen ,“Universal space-time coding", IEEE Trans.Info Theory, Vol 49, pp 1097-1119, May 2003 X.L Ma and G.B Giannakis ,“Full-diversity full rate complex-field space-time coding", IEEE Trans Signal Process., Vol 51, pp 2917-2930, Nov 2003 J Liu, J.-K Zhang and K.M Wong, "On the design of minimum BER linear space-time block codes for MIMO systems with MMSE receivers'', IEEE Trans Signal Processing, Vol 54, No 8, pp 3147-3158, Aug 2006 G J Foschini Js and M J Gans: “On the Limit of Wireles Communication in a Fading Enviroment when Using Multiple Antennas”, Wireless Personal Communications, Vol 6, pp 311, 1998 77 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA [14] [15] [16] [17] [18] [19] [20] [21] [22] [23] [24] [25] [26] [27] [28] [29] THD: PGS.TS Lê Tiến Thường D Gesbert, M Shafi, Da-shan Shiu, P.J Smith and A Naguib, “From theory to practice: An overview of MIMO Space-Time coded wireless systems", IEEE journel on selected areas in commn., Vol 21, No.3, pp 281-302, Apr 2003 G.J Foschini, “Layered space-time architecture for wireless comunication in a fading environment when using multi-element antennas" , Bell Labs Tech J., pp.41-59, Autumn 1996 P.W.Wolniansky, G.J.Foschini, G.D.Golden and R.A.Valenzuela, “V-BLAST: an architecture for realizing very high data rates over the rich-scattering wireless channel" , ISSSE 1998, pp 295-300, Oct 1998 G.D.Golden, C.J.Foschini, R.A.Valenzuela and P.W.Wolniansky “Detection algorithm and initial laboratory results using V-BLAST space-time communication architecture", Electronics Letters, Vol.35, No.1, 7th Jan 1999 Proakis, J G, “Digitals Communication”, McGraw Hill Inc NewYork, 2001, ISBN: 0-07-113814-5 H.V Poor and S Verdú “Probability of error in MMSE multiuser detection", IEEE Trans Info Theory, vol 43 no 3, pp 858-871, May 1997 Carl D.Meyer, “Matrix Analysis and Applied Linear Algebra”, published by SIAM, 2000 Antonia M.Tulino and S Verdú “Random Matrix Theory and Wireless Communications", Foundation and Trend in Comunications and Information Theory, 2004 K Skahill, “VHDL for Programmable Logic”, Addison Wesley Longman Inc, 1996, ISBN: 0201895862 C Dick, F Harris, and M Rice, “Synchronization in software radios - carrier and timing recovery using FPGAs” in Proceedings of 2000 IEEE Symposium on Field Programmable Custom Computing Machines, April 2000 F Harris and M Rice, “Multirate digitla filters for symbol timing synchronization in software defined radios” IEEE Journal on Select Areas in Communications, vol.19, pp 2346–2357, December 2001 Marjan Karkooti, Joseph R.Cavallaro, “FPGA Implementation of Matrix Inversion Using QRD-RLS Algorithm”, Center for Communication, Rice University, 2005 Xilinx University Program Virtex-II Pro Development System, “Hardware Reference Manual”, version 1.0, 08/03/2005 Xilinx Company, “Virtex-II Pro and Virtex-II Pro X FPGA User Guide(v4.0)” 23/03/2005 Xilinx Company, “Virtex-II Pro and Virtex-II Pro X Platform FPGAs: Complete Data Sheet(v4.5)”, 10/10/2005 www.xilinx.com 78 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường PHỤ LỤC A: BIỂU THỨC CỦA MA TRẬN HIỆP PHƯƠNG SAI Từ định nghĩa ma trận hiệp phương sai: ε = Es , w [(s − s)(s − s) H ] Thay biểu thức (2.16) vào biểu thức ta có:  ρ  M ε = Es , w ( =( = ρ M  GH − I ) H + Gww H G H  M  ρ GH − I )ss H ( ρ M GH − I )( GHH H G H − ρ M ρ M GH − I ) H + GG H ρ GH − M H H G H + I + GG H (A.1) (A.2) (A.3) Ta chứng minh rằng: GH = H H G H (A.4) Thay biểu thức ma trận G (2.26) biểu thức cần chứng minh (A.4) : ( M ρ I + H H H ) −1 H H H = H H H ( M ρ I + H H H ) −1 (A.5) Bằng cách phân tích ED H H H = U H VH U HH , giá trị bên trái (A.5) viết lại sau : ( M ρ I + H H H ) −1 H H H = ( M ρ I + U H VH U HH ) −1 U H VH U HH = UH ( M I + VH ) −1 VH U HH ρ = U H VH ( M ρ I + VH ) −1 U HH = U H VH U HH ( = H H H( M ρ M ρ I + U H VH U HH ) −1 I + H H H ) −1 Do biểu thức (A.5) hay (A.4) 79 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường Từ đây, biểu thức (A.3) ma trận viết lại sau : ρ ε= M GHH H G H − ρ M GH + I + GG H (A.6) Các thành phần (A.6) khai triển sau : ρ M GHH H G H = ρ M M M ( I + H H H ) −1 H H HH H H ( I + H H H ) −1 ρ M ρ ρ  M  M M  M M M =  ( I + H H H ) −1 (H H H + I − I )  (H H H + I − I )( I + H H H ) −1  ρ ρ  ρ ρ ρ  ρ   M M  =  I − ( I + H H H ) −1  ρ ρ   M M M2 M ( I + H H H ) −1 + ( I + H H H ) −2 =I−2 ρ ρ ρ −2 M ρ GH = −2( M ρ = −2 I + GG H = = (A.7) ρ I + H H H ) −1 H H H M M ( I + H H H ) −1 ρ (A.8) ρ M M M ( I + H H H ) −1 H H H ( I + H H H ) −1 ρ ρ ρ  M M M M I − ( I + H H H ) −1  ( I + H H H ) −1  ρ  ρ ρ  ρ = M M M2 M ( I + H H H ) −1 − ( I + H H H ) −2 ρ ρ ρ (A.9) ρ Thay biểu thức (A.7), (A.8) (A.9) vào (A.6) , ta thu : ε= M M ( I + H H H ) −1 ρ = (I + ρ ρ M H H H ) −1 80 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường PHỤ LỤC B: MSE VÀ SINR CHO CHO BIT VÀ SYMBOL Để chứng minh tín hiệu 4-QAM bit chứa symbol có MSE giống nhau, ta ma trận hiệp phương sai bit biểu thức (4.15): 1 ρ H  Vbe = E[(α − α )(α − α ) ] =  I L + H H 2 M  −1 H 1 ρ H H H  = I L + T2 L F H HFT2 L  2 2M  (B.1) −1 Từ định nghĩa α vectơ L × chứa thành phần thực ảo tín hiệu 4QAM s, ta thấy thành phần thứ i L+i, i=1,…,L α thành phần thực ảo symbol thứ i Hơn nữa, thành phần đường chéo thứ i ma trận Vbe MSE tương ứng với thành phần thứ i α ; ta cần chứng minh [Vbe ]ii = [Vbe ]L + i , L + i , i = 1, , L Để thực việc này, ta tiến hành khai triển (B.1) Định nghĩa ma trận HNT × L ( IT ⊗ H ) F , ta có: ( ( I ⊗ H ) F ) H F H HF =    H H ((  I⊗H F )  ( H  I ⊗ H* F*    ) ) (   I ⊗ H* F*  ) (B.2) H H  = * H * (H ) H   H Do vậy, từ (B.1) ta có :   1 ρ H HH H Vbe =  I + T2 L  T   L   2M ( H* ) H H*    −1   ρ H HH H 11 =  T2HL T2 L + T2 L  T * H *  2L    2 2M (H ) H    −1 −1    −H ρ HH H = T I +    T2 L * H *  M ( H ) H    −1 2L −1   ρ H H H = T2HL  I +  T2 L    M (H* ) H H*    81 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường ρ H −1   [I + H H]   H M = T2 L   T2 L ρ * H * −1   [I + ( H ) H ]   M I (B.3) jI  L Thay T =  L  vào (B.3) ta thu được:  I L − jI L  1 I Vbe =  L  − jI L ρ  [I + H H H]−L1× K IL   2M  jI L      I L  ρ * H * −1   I L [I + ( H ) H ]L × K 2M  jI L  (B.4) − jI L  Từ (B.4) ta viết hai khối ma trận đường chéo Vbe sau: Vbe11 [I L ρ H −1  [I + M H H]L× K IL ]   = Vbe 22 [ − jI L 1 ρ H −1 ρ  H H] + [I + (H* ) H H* ]−1  [I + 4 M M  ρ H −1  [I + M H H]L× K jI L ]    =   I L    ρ * H * −1   I L  [ I + ( H ) H ]L × K M  (B.5)    jI L   − jI L  ρ [I + (H* ) H H* ]−L1× K   M  1 ρ H −1 ρ * H * −1  [I + H H] + [I + (H ) H ]  4 M M  (B.6) Biểu thức (B.5) (B.6) giống nhau, Vbe11 = Vbe 22 Thành phần đường chéo thứ i Vbe11 MSE bit phần thực symbol thứ i thành phần đường chéo thứ i Vbe 22 MSE bit phần ảo symbol Do rút kết luận hai bit chứa symbol có MSE Hơn nữa, từ (4.13) (4.14) ta biết bit có SINR với SINR symbol 82 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường PHỤ LỤC C: TÍNH TỐN SỐ THỰC D.1 Biểu diễn theo chuẩn IEEE 754 Một số thực N có giá trị N=(-1)S x 2E-127 x (1.M) biểu diễn theo chuẩn IEEE 754 với độ xác đơn (single precision) 32 bit sau: S E 23 M S: bit dấu E: số mũ, 0Ye: dịch phải Ym để tạo thành Ym x 2Ye-Xe B2: Tính tổng hai phần định trị Xm x 2Xe-Ye + Ym Xm + Ym x 2YeXe B3: Nếu kết chuẩn hóa tiếp đến bước 4, chưa thực q trình chuẩn hóa: Dịch trái kết giảm số mũ kết (vd: kết 0.001… ) hay Dịch phải kết tăng số mũ kết (vd: kết 10.1……) Tiếp tục bit ẩn B4: Kiểm tra phần số mũ kết quả: •Nếu lớn số mũ lớn cho phép trả lỗi tràn số mũ •Nếu nhỏ số mũ nhỏ cho phép trả lỗi số mũ B5: Nếu phần định trị kết 0, thiết lập phần số mũ để trả số Ví dụ Cộng hai số thực X Y biểu diễn dạng dấu chấm động sau: X = 2345.12510 biểu diễn 10001010 00100101001001000000000 Y= 0.7510 biểu diễn 01111110 10000000000000000000000 (1): Canh chỉnh điểm nhị phân Dấu kết quả: Xe>Ye nên phần mũ kết = Xe = 10001010 = 13810 Xe-Ye = 10001010 – 01111110 = 00001100 = 1210 Dịch phải Ym 1210 vị trí để tạo thành Ym x 2Ye-Xe = Ym x 2-12 = 0.00000000000110000000000 (2) Cộng hai phần định trị: Xm + Ym x 2-12 = 1.00100101001001000000000 + 0.00000000000110000000000 = 1.00100101001111000000000 (3) Đã chuẩn hoá chưa? Rồi 85 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường (4) Tràn? Không Dưới ngưỡng? Không (5) Kết 0? Không Vậy kết 10001010 00100101001111000000000 Tương ứng với số thập phân 1.00100101001111000000000 x 2138-127 = 1.00100101001111000000000 x 211= 100100101001 111000000000 = 2345.87510 D.3 Phép cộng hai số thực trái dấu Giải thuật Giả sử hai toán hạng dạng IEEE 754, thực phép trừ dấu chấm động: Kết = X - Y = (Xm x 2Xe) - (Ym x 2Ye) theo bước sau: B1: Canh chỉnh điểm nhị phân: • Số mũ kết quả: số lớn Xe Ye • Tính: Xe-Ye Ye-Xe • Nếu Ye>Xe: dịch phải Xm để tạo thành Xm x 2Xe-Ye • Nếu Xe>Ye: dịch phải Ym để tạo thành Ym x 2Ye-Xe • Dấu kết dấu số không bị dịch (số lớn) • Tính hiệu hai phần định trị Ym-Xm x 2Xe-Ye Xm Ym x 2Ye-Xe B2: B3: Nếu kết chuẩn hóa tiếp đến bước 4, chưa thực q trình chuẩn hóa: Dịch trái kết giảm số mũ kết (vd: kết 0.001… ) hay Dịch phải kết tăng số mũ kết (vd: kết 10.1……) Tiếp tục bit ẩn B4: Kiểm tra phần số mũ kết quả: • Nếu lớn số mũ lớn cho phép trả lỗi tràn số mũ • Nếu nhỏ số mũ nhỏ cho phép trả lỗi số mũ 86 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường B5: Nếu phần định trị kết 0, thiết lập phần số mũ để trả số Ví dụ Cộng hai số thực X Y biểu diễn dạng dấu chấm động sau: X = -2345.12510 00100101001001000000000 Y = 0.7510 10000000000000000000000 biểu diễn biểu diễn 10001010 01111110 (1): Canh chỉnh điểm nhị phân Xe>Ye nên phần mũ kết = Xe = 10001010 = 13810 Xe-Ye = 10001010 – 01111110 = 00001100 = 1210 Dịch phải Ym 1210 vị trí để tạo thành Ym x 2Ye-Xe = Ym x 2-12 = 0.00000000000110000000000 (2) Dấu kết dấu trừ Trừ hai phần định trị: Xm - Ym x 2-12 = 1.00100101001001000000000 - 0.00000000000110000000000 = 1.00100101000011000000000 (3) Đã chuẩn hoá chưa? Rồi (4) Tràn? Không Dưới ngưỡng? Không (5) Kết 0? Không Vậy kết 10001010 00100101000011000000000 Tương ứng với số thập phân -1.00100101001111000000000 x 2138-127 = -1.00100101001111000000000 x 211= -100100101000 011000000000 = -2344.37510 D.4 Phép nhân hai số thực Giải thuật Giả sử toán hạng dạng dấu chấm động, thực phép nhân: 87 HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường Kết = R = X * Y = (-1)Xs(Xm x 2Xe) * (-1)Ys(Ym x 2Ye) B1: Nếu hai toán hạng 0, trả kết 0, khơng thực bước B2: Tính dấu kết quả: Xs XOR Ys B3: Tính phần định trị kết • Nhân phần định trị: Xm*Ym (dùng phép dịch) • Làm trịn kết số bit cho phép phần định trị B4: Tính số mũ kết = Xe + Ye – 127 B5: Chuẩn hóa cần thiết B6: Kiểm tra số mũ kết xem có overflow/underflow D.5 Phép chia hai số thực Giải thuật Giả sử toán hạng dạng dấu chấm động, thực phép chia: Kết = R = X / Y = (-1)Xs(Xm x 2Xe) / (-1)Ys(Ym x 2Ye) B1: Nếu Y 0, trả kết “Infinity”, X Y 0, trả “NaN” B2: Tính dấu kết quả: Xs XOR Ys B3: Tính phần định trị kết • Phần định trị số bị chia mở rộng thành 48 bit cách thêm vào bit bên phải bit LSB • 48 bit số bị chia đem chia cho 24 bit Ym thương 24 bit B4: Tính số mũ kết = Xe - Ye + 127 B5: Chuẩn hóa cần thiết B6: Kiểm tra số mũ kết 88 xem có overflow/underflow HV: KS.Lê Phú Thành TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường LÝ LỊCH TRÍCH NGANG Họ tên: LÊ PHÚ THÀNH Ngày sinh: 03/09/1981 Lý lịch: ⋅ Nơi sinh: Xã Tịnh Châu, Huyện Sơn Tịnh, Tỉnh Quảng Ngãi ⋅ Thường trú : Đội III, thơn Phú Bình, Tịnh Châu, Sơn Tịnh Quảng Ngãi ⋅ Tạm trú : 423/27/27 Lạc Long Quân, P.5, Q.11, Tp.HCM ⋅ Dân tộc : Kinh ⋅ Điện thoại : 0979.888.357 Tôn giáo: Không Email: lephuthanh@yahoo.com ⋅ Quá trình đào tạo: ⋅ 1996-1999: Trường Phổ Thông Năng Khiếu – Đại học Quốc Gia Tp.HCM (chuyên Toán) ⋅ 1999-2004: Đại Học Bách Khoa – Đại học Quốc Gia Tp.HCM Khoa Điện-Điện Tử - Chuyên ngành Điện Tử - Viễn Thông ⋅ 2005-2007: Đại Học Bách Khoa – Đại học Quốc Gia Tp.HCM Cao học ngành Kỹ thuật Điện tử ⋅ Q trình cơng tác 8/2004-6/2006: Công ty Cổ phần thiết bị Thắng Lợi – Victory Instruments JSC 89 HV: KS.Lê Phú Thành ... 2.3: Mơ hình hệ thống SIMO Hình 2.4: Mơ hình hệ thống MIMO Hình 2.5: Hệ thống MIMO môi trường fading Rayleigh phẳng Hình 3.1: Sơ đồ hệ thống cho Linear STBC với giải mã tuyến... TÀI: ? ?Thiết kế mơ hình hóa mã PLUTO FPGAs? ?? II- NHIỆM VỤ VÀ NỘI DUNG: • Nghiên cứu loại mã hố khối không gian-thời gian kênh thông tin vô tuyến MIMO Tìm hiểu đặc tính hệ thống MIMO, giải mã sử... TK&MHH mã PLUTO cho hệ MIMO FPGA THD: PGS.TS Lê Tiến Thường Chương 4: MÃ PLUTO VỚI TÍN HIỆU 4-QAM Trong chương này, xem xét việc thiết kế mã tuyến tính đạt tốc độ truyền tối đa (full rate) cho hệ MIMO