Thiết kế và cải tiến IP giải mã viterbi quyết định mềm

Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA NGUYỄN THẾ HOÀNG THIẾT KẾ VÀ CẢI TIẾN LÕI GIẢI Mà VITERBI QUYẾT ĐỊNH MỀM Chuyên ngành : KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng năm 2010 CƠNG TRÌNH ĐƯỢC HOÀN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học : PGS.TS PHẠM HỒNG LIÊN Cán chấm nhận xét : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày tháng năm TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HOÀ Xà HỘI CHỦ NGHIà VIỆT NAM KHOA ………………………………… Độc Lập - Tự Do - Hạnh Phúc -oOo Tp HCM, ngày tháng năm NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Nguyễn Thế Hoàng Phái: Nam Ngày, tháng, năm sinh: 09/11/1984 Nơi sinh: Daklak Chuyên ngành: Kỹ thuật điện tử MSHV: 01408370 1- TÊN ĐỀ TÀI: THIẾT KẾ VÀ CẢI TIẾN LÕI GIẢI Mà VITERBI QUYẾT ĐỊNH MỀM 2- NHIỆM VỤ LUẬN VĂN: ƒ Tìm hiểu sở lý thuyết mã chập, thuật tốn giải mã viterbi ƒ Tìm hiểu FPGAvà ngơn ngữ mơ tả phần cứng Verilog® HDL ƒ Mơ đánh giá giải mã viterbi môi trường matlab ƒ Thiết kế mô lõi giải mã viterbi ƒ Kiểm tra thiết kế môi trường FPGA đánh giá kết 3- NGÀY GIAO NHIỆM VỤ : 4- NGÀY HOÀN THÀNH NHIỆM VỤ : 25/06/2010 5- HỌ VÀ TÊN CÁN BỘ HƯỚNG DẪN (Ghi đầy đủ học hàm, học vị ): PGS.TS PHẠM HỒNG LIÊN Nội dung đề cương Luận văn thạc sĩ Hội Đồng Chuyên Ngành thông qua CÁN BỘ HƯỚNG DẪN CHỦ NHIỆM BỘ MÔN (Họ tên chữ ký) QUẢN LÝ CHUYÊN NGÀNH (Họ tên chữ ký) KHOA QL CHUYÊN NGÀNH (Họ tên chữ ký) LỜI CÁM ƠN Tôi xin gởi lời cảm ơn trân trọng đến PGS.TS Phạm Hồng Liên, người tận tình quan tâm, hướng dẫn, giúp đỡ tạo điều kiện thuận lợi cho tơi thực hồn thành đề tài tốt nghiệp Tôi cảm ơn thầy cô giáo giảng dạy chương trình Cao học, chuyên ngành Kỹ thuật điện tử trường Đại Học Bách Khoa TP.HCM, truyền đạt nhiều kiến thức quý báu suốt khoảng thời gian học tập nghiên cứu Xin gởi lời cảm ơn chân thành đến bạn bè đồng nghiệp, người bên cạnh giúp đỡ, trao đổi thông tin, kiến thức động viên tinh thần để tơi vượt qua khó khăn thử thách trình học tập thực luận văn Cuối lời cảm ơn ba mẹ, người thân gia đình chỗ dựa vững nguồn động viên to lớn để có điều kiện học tập, nghiên cứu thực ước mơ Tp.Hồ Chí Minh, ngày 25 tháng năm 2010 NGUYỄN THẾ HOÀNG LỜI CAM ĐOAN Luận văn kết trình tự nghiên cứu thân từ tài liệu, sách báo mạng, từ sách cơng trình đề cập phần tài liệu tham khảo Những kết có từ luận văn thành cá nhân với giúp đỡ trước hết giáo viên trực tiếp hướng dẫn PGS.TS Phạm Hồng Liên, sau bạn bè, đồng nghiệp, bạn học viên cao học khóa kỹ thuật điện tử 2008 Tác giả xin cam đoan luận văn hoàn toàn khơng phải tài liệu chép lại cơng trình có từ trước, cơng bố đâu TĨM TẮT LUẬN VĂN Như biết, mã chập đóng vai trị vơ quan trọng truyền thơng vơ tuyến Việc phát triển giải mã viterbi để giải mã mã chập có ý nghĩa vơ to lớn cho phép ta thực thu phát tương thích với tiêu chuẩn sử dụng Luận văn thực giải mã viterbi cho tiêu chuẩn mã hóa tích chập thường sử dụng thực tế Luận văn xây dựng, mô giải mã viterbi thực chúng FPGA Phần mô matlab thực mô kênh truyền với mã hóa tích chập, tăng tốc độ puncturing, viterbi định mềm bit, sử dụng điều chế BPSK kênh truyền nhiễu trắng AWGN Mô thực kiểm tra tốc độ lỗi bit với nhiều tốc độ truyền khác để làm chuẩn so sánh với kết thu từ phần cứng Phần thiết kế RTL mô thiết kế giải mã viterbi với tốc độ cố định rate ½, định mềm bit với tỷ lệ tín hiệu nhiễu SNR khác Kết thực phần cứng so sánh với kết mô matlab để đánh giá hiệu thiết kế Abstract As we know, Convolutional encode play a role very important in wireless communications The development of Viterbi decoder for decoding the code gathering has enormous significance because it allows us to perform the transponders are compatible with standards being used nowaday This thesis will perform Viterbi decoder for integrated gathering encoding standard commonly used in practice In this thesis, Viterbi decoder will build, simulation and implementation on FPGA MATLAB code will simulations telecomunication channel with convolutional encoders , puncturing, bit-soft decision Viterbi, using BPSK modulation and AWGN channel Simulation will perform bit error rate (BER) test with many different transfer speeds to benchmark comparisons with results obtained from the hardware Viterbi decoder core in RTL code will only design with a fixed rate ½, 4-bit soft decision The Core with be tested on many different SNR,and the results from implementation on the hardware will be compared to MATLAB simulation about performance of the design NHẬN XÉT CỦA CÁN BỘ HƯỚNG DẪN ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… …………………………… ………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ………………………………………………………… …………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… …………………………… ………………………………………………………… ……………………………………………………………………………………… Cán hướng dẫn (ký & ghi rõ họ tên) Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử Mục lục oOo GIỚI THIỆU LÝ THUYẾT THUẬT TOÁN VITERBI U 2.1 2.2 2.3 MƠ HÌNH HÀNH VI CỦA BỘ GIẢI Mà VITERBI 16 3.1 3.2 3.3 3.4 3.5 3.6 3.7 3.8 3.9 Giới thiệu 27 4.1.1 Cấu trúc FPGA .27 4.1.2 Quy trình thiết kế FPGA 29 4.2 Kiến trúc công cụ phát triển FPGA Altera 32 4.2.1 Kiến trúc FPGA Altera 32 4.2.2 Các công cụ phát triển Altera 34 MÔ PHỎNG MATLAB 38 5.1 5.2 5.3 5.4 5.5 Tổng quan hệ thống 16 Bộ tạo liệu .16 Mã hóa chập .16 Tăng tốc độ truyền với kỹ thuật puncturing .18 Bộ điều chế (Modulator) 20 Kênh truyền nhiễu Gause (AWGN channel) 21 Giải điều chế BPSK/QPSK output decision: .23 Quá trình De-puncturing 25 Giải mã Viterbi 25 QUY TRÌNH THIẾT KẾ CHIP VÀ CÔNG NGHỆ FPGA 27 4.1 Mã hóa xoắn (mã chập) Khoảng cách Euclidean 12 Thuật toán Viterbi 13 Sơ đồ khối 38 Khối mã hóa .39 Kênh truyền 39 Khối giải mã .40 Khối convertor: 41 THIẾT KẾ VÀ THỰC HIỆN 42 Sơ đồ khối Viterbi decoder: 42 6.1 Khối tính tốn BMU 44 GVHD: PGS.TS Phạm Hồng Liên -1- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm 6.2 6.3 6.4 6.5 6.6 6.7 Khối ACS 46 Khối Trace-Forward 51 Khối Buffer .52 Khối Trace-Back 53 Khối ước lượng BER 55 Thực testbench mô modelsim 57 6.7.1 Sơ đồ khối 57 6.7.2 Mô modelsim 58 6.8 Chuyên ngành kỹ thuật điện tử Kết .62 6.8.1 Kết mô matlab: .62 6.8.2 Kết thực với gỉai mã viterbi decoder 63 ĐÁNH GIÁ NHẬN XÉT 65 7.1 7.2 7.3 7.4 Kết đề tài 65 Đánh giá thiết kế .65 Ưu nhược điểm 66 Những cải tiến tương lai 66 Bảng sử dụng tài nguyên từ phần mềm altera quartus 67 TÀI LIỆU THAM KHẢO 68 PHỤ LỤC 69 TÓM TẮT LÝ LỊCH KHOA HỌC 72 GVHD: PGS.TS Phạm Hồng Liên -2- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử Error_cnt tổng số bit lỗi mà viterbi giải mã sai : 558 Như BER trường hợp 558/100000 = 0,00558 Hình 6-21 Mơ viterbi rate ½ , SNR = 3dB Bit_cnt tổng số bit mô : 100.000 Error_cnt tổng số bit lỗi mà viterbi giải mã sai : 65 Như BER trường hợp 65/100000 = 0,00065 Và với q trình khơng nhiễu, dĩ nhiên viterbi giải mã xác chuỗi bit hình sau : GVHD: PGS.TS Phạm Hồng Liên -60- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử Hình 6-22 Mơ viterbi rate ½ , unnoise rate SNR Bit test count Error BER 1/2 1db 100.000 5121 5.12*10-2 1/2 1.5db 100.000 2097 2.1*10-2 1/2 2.0db 100.000 805 8.05*10-3 1/2 2.5db 100.000 280 2.8*10-3 1/2 3.0db 100.000 88 8.8*10-4 1/2 3.5db 100.000 16 1.6*10-4 Bảng 6-9 Kết mô RTL GVHD: PGS.TS Phạm Hồng Liên -61- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử 6.8 Kết 6.8.1 Kết mô matlab: Error Performance of Viterbi Decoder -1 10 -2 10 -3 BER 10 -4 10 -5 10 -6 10 1.5 2.5 3.5 4.5 Eb/No (dB), o:1/2, x:2/3, +:3/4, *:5/6, s:7/8 5.5 Hình 6-23 Kết mơ Trong hình trên, biểu đồ dấu trịn viterbi với rate ½, biểu đồ dấu x rate 2/3, dấu + rate ¾, dấu * rate 5/6 cuối dấu vuông rate 7/8 Ta thấy tốc độ cao BER cao (lỗi nhiều) với số SNR Và với rate, tỷ số SNR cao, tỷ lệ BER thấp (ít lỗi) GVHD: PGS.TS Phạm Hồng Liên -62- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử 6.8.2 Kết thực với gỉai mã viterbi decoder Thực đo đạc BER với tỷ lệ tín hiệu nhiễu khác nhau, đồng thời thực giải mã môi trường matlab để có đánh giá thiết kế viterbi so với hàm giải mã tích hợp sẵn matlab Ta thực giải mã viterbi định cứng để thấy cải tiến hiệu suất khả quan phương pháp viterbi định mềm Error Performance of Viterbi Decoder (Rate 1/2, AWGN Channel) 10 -1 10 -2 BER 10 -3 10 -4 10 -5 10 0.5 1.5 2.5 3.5 Eb/No (dB), o:4bit soft decison RTL, *:matlab simulate, +:hard decison Hình 6-24 Kết mơ matlab mơ Viterbi Core tốc độ 1/2 Hình vẽ cho ta thấy kết thực phần cứng gần với mơ lý thuyết thuật tốn viterbi, hình vẽ cho thấy rõ hiệu suất viterbi định mềm so với viterbi định cứng nào.tại tỷ lệ tín hiệu nhiễu SNR = 1dB, viterbi định mềm cho ta BER khoảng 5*10-2 , GVHD: PGS.TS Phạm Hồng Liên -63- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử định cứng có BER 2.5*10-1, SNR 3dB,quyết định mềm cho ta BER khoảng 9*10-4 , định cứng có BER 3.5.10-2 (xấp xỉ BER định mềm 1.3dB ), ta thấy viterbi giải mã mềm cho ta độ lợi lên tới gần 3dB so với viterbi định cứng GVHD: PGS.TS Phạm Hồng Liên -64- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử ĐÁNH GIÁ NHẬN XÉT 7.1 Kết đề tài Đề tài xây dựng mơ hình giải mã viterbi, mô matlab thực nhằm cho thấy hiệu suất phương pháp giải mã viterbi, đánh giá hiệu suất lõi viterbi so với mô lý thuyết Từ kết này, thấy thuật toán giải mã viterbi có khả sửa lỗi tốt mơi trường nhiễu trắng AWGN, với mức tín hiệu nhiễu 3.5dB, cho ta tỷ lệ lỗi bit BER 1.6*10-4 , tức truyền 10.000 bit có 1,6 bit bị lỗi 7.2 Đánh giá thiết kế Quá trình thực tuân theo tiến độ thực hoàn chỉnh yêu cầu đề cương luận văn Các cơng việc thực gồm có : • Tìm hiểu thuật tốn giải mã viterbi • Tìm hiểu cơng nghệ FPGA • Mơ thuật tốn viterbi mơi trường matlab • Thiết kế kiến trúc lõi viterbi, viết đặc tả module • Thiết kế lõi viterbi mức RTL theo thiết kế • Tiến hành mô testbench modelsim để đánh giá lõi viterbi thiết kế • So sánh với kết từ mô matlab để đánh giá hiệu suất giải mã thiết kế • Thực FPGA so sánh kết với mô modelsim GVHD: PGS.TS Phạm Hồng Liên -65- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử 7.3 Ưu nhược điểm Ưu điểm thết kế sử dụng đầu vào mềm cho phép tăng hiệu suất giải mã viterbi, thiết kế có hỗ trợ việc ước lượng BER kênh truyền, từ cho ta thơng tin kênh truyền giúp cho trình đồng Bởi ta biết rằng, kênh truyền không dây, ta thứ tự bit truyền, xắp xếp thứ tự không đúng, không đồng kênh truyền ta khơng thu thơng tin trước giải mã, việc ước lượng BER cho phép ta nhận thấy số lỗi sai lớn, ta phải thực việc đồng kỹ thuật xoay pha… liệu thu cho trình giải mã, lúc đó, gái trị ước lượng BER ln nằm khoảng cho phép Hạn chế lõi viterbi chưa thể hỗ trợ nhiều tốc độ kỹ thuật puncturing, tốc độ giải mã cố định tốc độ ½ Vì chưa linh hoạt nhiều trường hợp cần tốc độ cao, yêu cầu BER không khắt khe 7.4 Những cải tiến tương lai Vì hạn chế nêu phần trên, cơng việc ưu tiên hàng đầu thực tương lai thiết kế thêm de-puncturing để hỗ trợ nhiều tốc độ, cho ta linh hoạt nhiều môi trường hoạt động, việc cải tiến thêm không làm thay đổi kiến trúc giải mã viterbi, tất tốc độ phải phục hồi tốc độ gốc ½ trước đưa vào giải mã viterbi Hiên hầu hết lõi viterbi hãng tiếng giới tích hợp khối chức phụ bên lõi chức đồng bộ, nhiều kênh song song…, chức khơng liên quan đến giải mã viterbi Vì thế, cơng việc cải tiến bổ xung khối đồng ,nó quan sát ghi BER khối re-encode vượt ngưỡng cho phép, thực việc xoay pha làm trễ chuỗi bit đầu vào… để lấy lại đồng GVHD: PGS.TS Phạm Hồng Liên -66- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử Bảng sử dụng tài nguyên từ phần mềm altera quartus Bảng 7-1 Tài nguyên sử dụng lõi viterbi GVHD: PGS.TS Phạm Hồng Liên -67- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử TÀI LIỆU THAM KHẢO [1] [2] Nguyễn Minh Khánh Ngọc, Luận Văn tốt nghiệp “Thiết kế thực IP giải mã Viterbi FPGA”, tháng 6-2008 Robert H Morelos-Zaragoza, “The Art of Error Correcting Coding”, John Wiley & Sons, 2nd edition, 2006 [3] Chip Fleming – “A Tutorial on Convolutional Coding with Viterbi Decoding” -2002 [4] HEMA.S, SURESH BABU.V, RAMESH P – “FPGA Implementation of Viterbi Decoder” – 2007 [5] J.S.Reeve 1, K Amarasinghe – “A Parallel Viterbi Decoder for Block Cyclic and Convolution Codes” - University of Southampton – 2005 [6] Bill Wilkie and Beth Cowie – “Viterbi Decoder Block Decoding” – 2005 [7] Matlab user guide – “Communication ToolboxTM 4, The Math Works” March 2008 (version 4.1) [8] J G Proakis, "Digital Communications" McGraw-Hill, second edition, 1989 [9] Stuart Sutherland, Simon Davidmann, Peter Flake, “System Verilog For Design, 2nd Edition” [10] Wei Chen , Master’s thesis –“RTL implementation of Viterbi decoder”, Linköpings university [11] Michael John Sebastian Smith , “Application-Specific Integrated Circuits” [12] C Deltoso, M Cand, L Sponga , “Punctured Viterbi Decoder Compatible with DVB Standards”, France Telecom CNET-28, Chemin du Vieux Chêne [13] http://www.altera.com http://www.xilinx.com GVHD: PGS.TS Phạm Hồng Liên -68- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử PHỤ LỤC Top module file //****************************************************************** // Ho Chi Minh University of Technology // Electronic Telecomunication Engineering Falculty // Telecomunication Engineering Master Thesis // Project : Viterbi Decoder // Eng : Nguyen The Hoang // Year : 2009-2010 //****************************************************************** // -// Viterbi Decoder // -module viterbi_top( i_rst, i_clk_m, i_din_start, i_din_en, i_din_i, i_din_q, o_dout_start, o_dout_en, o_dout, i_vtctrl, i_ovs, o_renc_oflow, o_sync_flag, o_data_rdy, i_data_in, o_data_out); // -// Viterbi Decoder I/O Signals // -input i_rst; input i_clk_m; input i_din_start; input i_din_en; input [3:0] i_din_i; input [3:0] i_din_q; output o_dout_start; output o_dout_en; output o_dout; input [7:0] i_vtctrl; input [13:0] i_ovs; output o_renc_oflow; output o_sync_flag; output o_data_rdy; input [31:0] i_data_in; output [31:0] o_data_out; wire [2:0] punc_mode; wire [3:0] s0,s1,s2,i_ph,q_ph, p_mode, dep_delay; wire punc0,punc1,sync_reset,reset_vt,reset_in,baud_en,vit_out,enable_vt; GVHD: PGS.TS Phạm Hồng Liên -69- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử wire [1:0] inv_ctrl; wire [5:0] bm0, bm1, bm2, bm3; wire [63:0] decision_vt, start_state, decision_out_vt, min_state, state_dec; wire [7:0] ram_addr_vt; wire setval, wr_dir_vt, bpsk_delay,bpsk_int; wire [15:0] error_in, count_in,status_in,renc_error_in,renc_count_in,error_allow; wire br_dout_start, br_dout_en; viterbi_dep2 viterbi_dep2 ( reset (reset_vt), clk (i_clk_m), din_start (br_dout_start), din_en (br_dout_en), i_soft (i_ph), q_soft (q_ph), phase_dvbt (dep_delay), punc_mode (p_mode), dout_en (enable_vt), s1 (s1), s0 (s0), punc1 (punc1), punc0 (punc0) ); viterbi_bmetric viterbi_bmetric ( soft0 (s0), soft1 (s1), enable (enable_vt), clk (i_clk_m), reset (reset_vt), punc0 (punc0), punc1 (punc1), bm0 (bm0), bm1 (bm1), bm2 (bm2), bm3 (bm3)); viterbi_acs viterbi_acs( bm_0 (bm0), bm_1 (bm1), bm_2 (bm2), bm_3 (bm3), dec (decision_vt), rate_sel (p_mode[3]), clk (i_clk_m), enable (enable_vt), reset (reset_vt), ubacs (0), min_state (min_state) ); viterbi_tf viterbi_tf( dec (decision_vt), setval (setval), state (start_state), clk (i_clk_m), enable (enable_vt), reset (reset_vt), mstate (0), min_state (min_state), state_dec (state_dec), hold (hold) ); GVHD: PGS.TS Phạm Hồng Liên -70- HVTH: Nguyễn Thế Hoàng Luận văn thạc sĩ Cải tiến thiết kế lõi giải mã Viterbi quết định mềm Chuyên ngành kỹ thuật điện tử viterbi_tb_ctrl viterbi_tb_ctrl ( reset (reset_vt), clk (i_clk_m), din_start (1'b0), enable (enable_vt), setval (setval), start_state (state_dec), ram_addr (ram_addr_vt), ram_out (decision_out_vt), decode_output (vit_out), dout (o_dout), dout_en (o_dout_en), dout_start (o_dout_start), hold (hold) ); viterbi_ram_dp_brf viterbi_ram_dp_brf( ram_addr (ram_addr_vt), data_in (decision_vt), data_out (decision_out_vt), clk (i_clk_m), enable (enable_vt), reset (reset_vt), rstn (i_rst)); viterbi_re_encode_ber viterbi_re_encode_ber( decoded_data (o_dout), // to avoid unknown propagation i_hard (s0[3]), i_punc (punc0), punc_mode (p_mode), rd_strobe (renc_strb), rd_strobe_err (renc_err_strb), error_count (renc_error_in), bit_count (renc_count_in), ber_overflow (o_renc_oflow), clk (i_clk_m), enable (enable_vt), reset (reset_vt) ); assign status_in = {2'b00, inv_ctrl, p_mode, 1'b0, dep_delay, rotate_phase, bpsk_delay}; assign punc_mode = p_mode[2:0]; always @(posedge i_clk_m) rst_vit_b_sync