Thiết kế bộ chuyển đổi số tương tự 8 bít sử dụng công nghệ bán dẫn cmos

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ NGUYỄN MẠNH PHƯƠNG THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ BÍT SỬ DỤNG CƠNG NGHỆ BÁN DẪN CMOS Ngành: Công nghệ Điện tử- Viễn Thông Chuyên ngành: Kỹ thuật Điện tử Mã số: 60.52.70 LUẬN VĂN THẠC SĨ NGƯỜI HƯỚNG DẪN KHOA HỌC PGS.TS Trần Quang Vinh Hà Nội- 2009 LỜI CAM ĐOAN Tôi xin cam đoan toàn nội dung số liệu luận văn thạc sỹ: “Thiết kế chuyển đổi số - tƣơng tự bít sử dụng cơng nghệ bán dẫn CMOS” tự nghiên cứu thực Học viên thực luận văn Nguyễn Mạnh Phƣơng MỤC LỤC Trang phụ bìa Trang Lời cam đoan Mục lục Danh mục bảng Danh mục hình vẽ MỞ ĐẦU Chƣơng - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƢƠNG TỰ 10 1.1 Giới thiệu: 10 1.2 Các thông số chuyển đổi số-tƣơng tự 11 1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) 13 1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) 14 1.2.3 Độ lệch không (Offset) 16 1.2.4 Lỗi gain (Gain Error) 17 1.2.5 Độ trễ (Latency) 18 1.2.6 Tỉ số tín hiệu tạp âm (Signal-to-Noise Ratio, SNR) 18 1.2.7 Dải động (Dynamic Range, DR) 18 Chƣơng - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƢƠNG TỰ 19 2.1 Mã đầu vào số (Digital Input Code) 19 2.2 Kiến trúc chuỗi điện trở ( Resistor String) 19 2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) 20 2.4 Kiến trúc Steering dòng điện ( Current Steering) 22 2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) 24 2.6 DAC tuần hoàn (Cyclic DAC) 25 2.7 DAC đƣờng ống (Pipeline DAC) 26 Chƣơng – TỔNG QUAN VỀ CÔNG NGHỆ CMOS 28 3.1 Các quy trình sản xuất bán dẫn MOS 28 3.1.1 Ôxi hóa (Oxidation) 29 3.1.2 Khuếch tán (Diffusion) 30 3.1.3 Cấy ion (Ion Implantation) 31 3.1.4 Lắng đọng (Deposition) 32 3.1.5 Ăn mòn (Etching) 32 3.1.6 Quang khắc (Photolithography) 34 3.2 Transistor MOS 37 3.2.1 Cấu trúc vật lý: 37 3.2.2 Nguyên lý hoạt động bản: 38 3.3 Các linh kiện thụ động (Passive component) 44 3.3.1 Tụ điện (Capacitor) 44 3.3.2 Điện trở (Resistor) 48 3.4 Layout mạch tích hợp 49 3.4.1 Vấn đề matching: 50 3.4.2 Layout transistor MOS: 56 3.4.3 Layout điện trở: 58 3.4.4 Layout tụ điện: 59 Chƣơng - MƠ HÌNH THIẾT BỊ MOS 62 4.1 Mơ hình tín hiệu lớn (Large-Signal Modelling) 62 4.2 Mơ hình tín hiệu nhỏ (Small-Signal Modelling) 65 4.2.1 Mơ hình tín hiệu nhỏ vùng tích cực 65 4.2.2 Mơ hình tín hiệu nhỏ vùng triốt cut-off 69 4.3 Các mơ hình MOS cao cấp (Advanced MOS Modelling) 71 4.3.1 Các hiệu ứng kênh ngắn (short-channel effects) 71 4.3.2 Hoạt động subthreshold: 74 Chƣơng - THIẾT KẾ DAC 75 5.1 Yêu cầu thiết kế 75 5.2 Sơ đồ khối chức 76 5.3 Thiết kế chi tiết khối 78 5.3.1 Khối Logic Input 79 5.3.2 Thanh ghi 83 5.3.3 Khối điều khiển (Control Logic) 89 5.3.4 Bộ lập mã thermometer 91 5.3.5 Khối tạo dòng phân cực 97 5.3.6 Khối tạo dòng DAC 99 5.3.7 Khối driver 106 5.3.8 Khối chuyển đổi dòng điện – điện áp 109 5.3.9 Sơ đồ mạch điện, sơ đồ layout kết mô chip DAC 113 KẾT LUẬN 122 TÀI LIỆU THAM KHẢO 123 PHỤ LỤC 124 Phụ lục A Kí hiệu mơ hình phần tử mạch điện 124 Phụ lục B Các mẫu vẽ thể lớp layout 130 Phụ lục C Các quy tắc layout công nghệ CMOS 0.6μm 132 Phụ lục D Sơ đồ mạch điện layout cổng logic 146 Phụ lục E Nội dung file mô 150 DANH MỤC CÁC BẢNG Bảng 2.1-1 Các mã đầu vào số sử dụng cho chuyển đổi số-tƣơng tự 19 Bảng 2.6-1 Đầu DAC bit với VREF =5V 26 Bảng 2.7-1 Đầu DAC đƣờng ống với VREF =5V 27 Bảng 3.3-1 Tóm tắt số đặc tính phần tử thụ động công nghệ CMOS 0.8μm 48 Bảng 5.1-1 Các định chuyển đổi số - tƣơng tự 75 Bảng 5.1-2 Các định định thời chuyển đổi số - tƣơng tự 76 Bảng 5.2-1 Chức tín hiệu điều khiển 77 Bảng 5.3.2-1 Hoạt động chức RSFF 84 Bảng 5.3.3-1 Bảng chân lý khối điều khiển 90 Bảng 5.3.4-1 Bảng chân lý lập mã Thermometer 92 Bảng 5.3.9-1 Kết mô định DAC 116 Bảng 5.3.9-2 Kết mô định định thời DAC VDD=2,7V 25oC 116 DANH MỤC CÁC HÌNH VẼ Hình 1.1-1 Giao diện giới tƣơng tự xử lý số 10 Hình 1.2-1 Sơ đồ khối chuyển đổi số - tƣơng tự 11 Hình 1.2-2 Hàm truyền lý tƣởng DAC bit 12 Hình 1.2.1-1 Ví dụ độ phi tuyến vi phân DAC bit 13 Hình 1.2.1-2 Đặc tuyến DNL DAC bit không lý tƣởng 14 Hình 1.2.2-1 Cách xác định INL DAC 15 Hình 1.2.2-2 Ví dụ INL DAC 15 Hình 1.2.2-3 Đặc tuyến INL DAC bit không lý tƣởng 16 Hình 1.2.3-1 Minh họa lỗi offset DAC bit 17 Hình 1.2.4-1 Minh họa lỗi gain DAC bit 17 Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị phân để giảm dung kháng ký sinh đầu 20 Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R 21 Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch 22 Hình 2.4-1 Kiến trúc tổng quát DAC steering dịng điện 22 Hình 2.4-2 DAC steering dòng điện sử dụng nguồn dòng trọng lƣợng nhị phân 23 Hình 2.4-3 (a) Đầu DAC steering dòng điện bit (b) Đầu vào mã thermometer 23 Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tƣơng đƣơng với bit MSB=1, bit khác 24 Hình 2.6-1 Bộ chuyển đổi số-tƣơng tự tuần hoàn 25 Hình 2.7-1 Bộ chuyển đổi số - tƣơng tự đƣờng ống 26 Hình 3-1 Phân loại cơng nghệ mạch tích hợp sử dụng chất bán dẫn silíc 28 Hình 3.1-1 Wafer bán dẫn 29 Hình 3.1-2 Sự ơxi hóa 30 Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn (b) nguồn tạp chất hữu hạn 31 Hình 3.1-4 (a) Trƣớc quy trình ăn mịn (b) Sau quy trình ăn mịn 33 Hình 3.1-5 Các bƣớc quang khắc việc định hình lớp silíc đa tinh thể (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang 35 Hình 3.2-1 Cấu trúc vật lý transistor MOS kênh n kênh p công nghệ giếng n 38 Hình 3.2-2 Mặt cắt ngang transistor kênh n với tất cực đƣợc nối đất 38 Hình 3.2-3 Mặt cắt ngang transistor kênh n với v DS nhỏ vGS  VT 41 Hình 3.2-4 Khi v DS tăng vGD  VT , kênh trở thành pinched off drain 43 Hình 3.2-5 Đặc tuyến i D  v DS transistor MOS lí tƣởng 43 Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ơxít – kênh (b) Silíc đa tinh thể ơxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor) 45 Hình 3.3-2 Các cách khác để tạo tụ điện sử dụng lớp kết nối có sẵn (a) Cấu trúc cực theo chiều dọc (b) Cấu trúc cực theo chiều ngang 47 Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n 49 Hình 3.4-1 Một số hiệu ứng hai chiều làm cho kích thƣớc phần tử vi mạch khác với kích thƣớc mask layout 50 Hình 3.4-2 Minh họa đối tƣợng A đối tƣợng B đƣợc matching nhƣ với có mặt đối tƣợng C 51 Hình 3.4-3 Các phần tử đƣợc đặt có mặt građien (a) Layout khơng chung tâm đối xứng (b) Layout chung tâm đối xứng 53 Hình 3.4-4 Tụ điện (a) thay đổi giá trị cực di chuyển Tụ điện (b) nhạy cảm với di chuyển cực 54 Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ hình trịn để tối thiểu tỉ số chu vi diện tích 55 Hình 3.4-6 Kỹ thuật đƣờng Yiannoulos để matching tụ điện có tỉ số khơng số nguyên 55 Hình 3.4-7 Ví dụ layout transistor MOS 56 Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gƣơng (b) PLI (c) hai transistor chia sẻ source chung đƣợc layout để đạt đƣợc PLI common-centriod (d) Layout thu gọn (c) 57 Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán điện trở silíc đa tinh thể (b) điện trở giếng 58 Hình 3.4-10 Dịng điện dẫn điện 59 Hình 3.4-11 Ví dụ layout (a) tụ điện lớp silíc đa tinh thể (b) tụ điện lớp kim loại 61 Hình 4.1-1 Quy ƣớc dấu dƣơng cho transistor MOS (a) kênh n (b) kênh p 62 Hình 4.1-2 Đặc tuyến transistor MOS kênh n 64 Hình 4.1-3 Mơ hình tín hiệu lớn transistor MOS kênh n 64 Hình 4.2-1 Mơ hình tín hiệu nhỏ transistor MOS vùng tích cực 65 Hình 4.2-2 Mặt cắt transistor MOS với dung kháng tín hiệu nhỏ 67 Hình 4.2-3 Mơ hình RC phân tán cho transistor vùng triốt 69 Hình 4.2-4 Mơ hình đơn giản cho transistor vùng triốt với VDS nhỏ 70 Hình 4.2-5 Mơ hình tín hiệu nhỏ transistor vùng cut-off 71 Hình 4.3-1 Mơ hình transistor MOS kênh n với giảm độ linh động 72 Hình 4.3-2 Dịng điện drain – đế bị gây cặp điện tử - lỗ trống đƣợc tạo iơn hóa va chạm đầu cuối drain kênh 73 Hình 5.1-1 Sơ đồ định thời cho ghi liệu song song 76 Hình 5.2-1 Sơ đồ khối chức chuyển đổi số - tƣơng tự 76 Hình 5.2-2 Sơ đồ định thời cho việc ghi liệu số vào ghi đầu vào (I/P REG) ghi DAC (DAC REG) 78 Hình 5.3.1-1 Kí hiệu (a) sơ đồ mạch (b) khối Logic Input 80 Hình 5.3.1-2 Kí hiệu (a) sơ đồ mạch (b) mạch logic_in 80 Hình 5.3.1-3 Đặc tuyến truyền đạt trigơ Schmitt 81 Hình 5.3.1-4 Kết mô ngƣỡng logic mạch logic_in VDD = 3V VDD = 5V 82 Hình 5.3.1-5 Kết mơ đặc tính chuyển mạch mạch logic_in VDD = 3V 82 Hình 5.3.1-6 Sơ đồ layout mạch logic_in 83 Hình 5.3.1-7 Sơ đồ layout khối Logic Input 83 Hình 5.3.2-1 Kí hiệu (a) sơ đồ mạch (b) DFF1 84 Hình 5.3.2-2 Kết mơ hoạt động DFF1 85 Hình 5.3.2-3 Sơ đồ layout DFF1 85 Hình 5.3.2-4 Kí hiệu (a) sơ đồ mạch (b) DFF2 86 Hình 5.3.2-5 Kết mơ hoạt động DFF2 86 Hình 5.3.2-6 Sơ đồ layout DFF2 87 Hình 5.3.2-7 Kí hiệu (a) sơ đồ mạch (b) ghi đầu vào 87 Hình 5.3.2-8 Sơ đồ layout ghi đầu vào 88 Hình 5.3.2-9 Kí hiệu (a) sơ đồ mạch (b) ghi 15bits 89 Hình 5.3.2-10 Sơ đồ layout ghi 15bits 89 Hình 5.3.3-2 Kết mơ hoạt động khối điều khiển 91 Hình 5.3.3-3 Sơ đồ layout khối điều khiển 91 Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh 93 Hình 5.3.4-2 Sơ đồ mạch lập mã Thermometer 95 Hình 5.3.4-3 Kết mơ hoạt động lập mã Thermometer 96 Hình 5.3.4-4 Sơ đồ layout lập mã Thermometer 96 Hình 5.3.5-1 Sơ đồ mạch khối tạo dòng phân cực (IBIAS) 97 Hình 5.3.5-2 Kết mơ dịng IQ theo điện áp nguồn cung cấp khối tạo dòng phân cực 99 Hình 5.3.5-3 Sơ đồ layout khối tạo dòng phân cực 99 Hình 5.3.6-1 Sơ đồ mạch mạch tạo điện áp phân cực 100 Hình 5.3.6-2 Kết mơ vòng hở mạch tạo điện áp phân cực 102 Hình 5.3.6-3 Sơ đồ layout mạch tạo điện áp phân cực 102 Hình 5.3.6-4 Kí hiệu (a) sơ đồ mạch (b) nguồn dịng Iunit 103 Hình 5.3.6-5 Kí hiệu (a) sơ đồ mạch (b) nguồn dịng 16Iunit 104 Hình 5.3.6-6 Sơ đồ layout nguồn dòng Iunit 105 Hình 5.3.6-7 Sơ đồ layout nguồn dòng 16Iunit 105 Hình 5.3.6-8 Kí hiệu (a) sơ đồ mạch (b) khối nguồn dịng Current1x_group 105 Hình 5.3.6-9 Kí hiệu (a) sơ đồ mạch (b) khối nguồn dòng Current16x_group 106 Hình 5.3.6-10 Sơ đồ layout khối nguồn dòng Current1x_group 106 Hình 5.3.6-11 Sơ đồ layout khối nguồn dịng Current16x_group 106 Hình 5.3.7-1 Sơ đồ mạch driver (a) nguồn dòng Iunit (b) nguồn dòng 16Iunit 107 Hình 5.3.7-2 Kí hiệu (a) sơ đồ mạch (b) Driver1x 107 Hình 5.3.7-3 Kí hiệu (a) sơ đồ mạch (b) Driver16x 108 Hình 5.3.7-4 Sơ đồ layout driver cho nguồn dòng Iunit 108 Hình 5.3.7-5 Sơ đồ layout driver cho nguồn dòng 16Iunit 108 Hình 5.3.7-6 Sơ đồ layout Driver1x 109 Hình 5.3.8-1 Sơ đồ mạch khối chuyển đổi dòng điện – điện áp 109 Hình 5.3.8-2 Sơ đồ mạch mạch OAMP 111 Hình 5.3.8-3 Kết mơ vịng hở khối I/V trƣờng hợp VOUT = VREF, CL=100pF, RL=∞ 112 Hình 5.3.8-4 Sơ đồ layout mạch OAMP 112 Hình 5.3.9-1 Sơ đồ tồn mạch chuyển đổi số - tƣơng tự bit 114 Hình 5.3.9-2 Sơ đồ chân chuyển đổi số - tƣơng tự bit 115 Hình 5.3.9-3 Kết mơ điện áp tƣơng tự theo từ mã số đầu vào VDD=3,3V, VREF=VDD/2,CL=100pF, RL=10kΩ 116 Hình 5.3.9-4 Kết mơ thời gian thiết lập điện áp tƣơng tự VDD=5,5V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh 117 Hình 5.3.9-5 Kết mơ thời gian thiết lập điện áp tƣơng tự VDD=2,7V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh 117 Hình 5.3.9-6 Kết mơ ảnh hƣởng điện áp nguồn lên điện áp đầu tƣơng tự VDD=3,3V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ 118 Hình 5.3.9-7 Kết mơ dịng tiêu thụ chip DAC VDD=3,3V VDD=5,5V (VREF=VDD/2,VOUT=VREF, CL=100pF, RL=∞) 118 Hình 5.3.9-8 Kết mơ dòng tiêu thụ điện áp đầu chip DAC chế độ power-down (VDD=5,5V, nhiệt độ 105oC) 119 Hình 5.3.9-9 Kết mơ chip DAC khỏi chế độ power-down (VDD=5,5V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ) 119 Hình 5.3.9-10 Kết mơ đặc tính định thời DAC 120 Hình 5.3.9-11 Sơ đồ layout chip DAC bit 121 Hình A-1 Kí hiệu phần tử mạch điện 124 Hình B-1 Các mẫu vẽ thể lớp layout……………………………………….130 Hình D1-1 Kí hiệu (a) sơ đồ mạch (b) cổng đảo 146 Hình D1-2 Sơ đồ layout cổng đảo 146 Hình D2-1 Kí hiệu (a) sơ đồ mạch (b) cổng đảo đầu vào 147 Hình D2-2 Sơ đồ layout cổng đảo đầu vào 147 Hình D2-3 Kí hiệu (a) sơ đồ mạch (b) cổng đảo đầu vào 148 Hình D2-4 Sơ đồ layout cổng đảo đầu vào 148 Hình D3-1 Kí hiệu (a) sơ đồ mạch (b) cổng cộng đảo đầu vào 149 Hình D3-2 Sơ đồ layout cổng cộng đảo đầu vào 149 MỞ ĐẦU Các chuyển đổi liệu cung cấp liên kết giới giới tƣơng tự hệ thống số đƣợc thực phƣơng tiện mạch lấy mẫu, chuyển đổi tƣơng tự - số chuyển đổi số - tƣơng tự Với tăng sử dụng tính tốn xử lý tín hiệu số ứng dụng nhƣ xử lý ảnh, đo lƣờng, điện tử tiêu dùng truyền thông, hệ thống chuyển đổi liệu ngày đƣợc mở rộng phát triển Mục tiêu luận văn đƣa thiết kế cụ thể chip biến bổi số - tƣơng tự bit công nghệ bán dẫn CMOS Nội dung luân văn bao gồm chƣơng: - - - - Chƣơng Tổng quan chuyển đổi số - tƣơng tự Trình bày vị trí, vai trị, thơng số chuyển đổi số - tƣơng tự Chƣơng Các kiến trúc chuyển đổi tƣơng tự - số Trình bày sơ đồ, nguyên lý hoạt động, ƣu nhƣợc điểm kiến trúc chuyển đổi số - tƣơng tự Chƣơng Tổng quan cơng nghệ CMOS Trình bày kiến thức công nghệ bán dẫn CMOS cần thiết cho ngƣời thiết kế, quy trình sản xuất bán dẫn, cấu trúc nguyên lý hoạt động thiết bị bán dẫn CMOS, vấn đề layout mạch tích hợp Chƣơng Mơ hình thiết bị MOS Trình bày mơ hình transistor MOS, sở cho việc tính tốn mơ mạch điện Chƣơng Thiết kế DAC Phần trình bày chi tiết tính tốn, kết mơ sơ đồ layout chip DAC bit theo kiến trúc steering dòng điện Tác giả xin gửi lời cảm ơn chân thành sâu sắc đến Phó giáo sƣ – Tiến sĩ Trần Quang Vinh, thầy giành nhiều thời gian, tâm huyết hƣớng dẫn nghiên cứu để tác giả hồn thiện luận văn 150 Phụ lục E NỘI DUNG CÁC FILE MÔ PHỎNG Trong trình thiết kế mạch DAC, mạch điện đƣợc mơ chƣơng trình mơ HSPICE [5], phiên thƣơng mại chƣơng trình mơ mạch SPICE [4] Vì trƣớc trình bày nội dung file mô mạch điện, phần giới thiệu vắn tắt chƣơng trình mơ mạch SPICE cấu trúc file mô SPICE (Simulation Program with Integrated Circuit Emphasis) chƣơng trình mơ mạch mục đích chung (general-purpose circuit-simulation program) Nó cung cấp số loại phân tích mạch nhƣ phân tích DC phi tuyến (nonlinear DC analysis), phân tích transient phi tuyến (nonlinear transient analysis) phân tích AC tuyến tính (linear AC analysis) Các mạch điện chứa điện trở, tụ điện, cuộn cảm, cuộn cảm tƣơng hỗ (mutual inductor), nguồn dòng nguồn áp độc lập (independent voltage and current source), đƣờng truyền (transmission line), thiết bị bán dẫn nhƣ điốt (diode), transistor lƣỡng cực (bipolar junction transistor, BJT), transistor hiệu ứng trƣờng nhƣ JFET (Junction Field Effect Transistor), MOSFET (Metal-OxideSemiconductor Field Effect Transistor) MESFET (Metal-Semiconductor FET) Phần phân tích DC chƣơng trình mơ tính tốn điểm phân cực (bias point) tụ đƣợc hở mạch hay khơng kết nối (unconnected) cuộn cảm đƣợc ngắn mạch (short-circuited) SPICE sử dụng phƣơng pháp lặp để giải phƣơng trình mạng phi tuyến (nonlinear network equation) mạch điện, tính phi tuyến chủ yếu đặc tính dịng-áp (I-V) phi tuyến thiết bị bán dẫn gây Chế độ phân tích AC tính tốn giá trị phức (complex value) điện áp nút (node voltage) mạch điện tuyến tính nhƣ hàm tần số tín hiệu sin đƣợc cấp vào đầu vào Đối với mạch điện phi tuyến (mạch điện chứa phần tử phi tuyến nhƣ điốt, transistor,…), loại phân tích yêu cầu giả định tín hiệu nhỏ (small-signal assumption), nghĩa biên độ nguồn kích thích (excitation source) đƣợc cho nhỏ, so sánh đƣợc với điện áp nhiệt (thermal voltage, Vth = kT/q = 25,8mV 27oC) Chỉ với giả định này, mạch điện phi tuyến thay mạch tuyến tính tƣơng đƣơng quanh điểm phân cực chiều Chế độ phân tích transient tính dạng sóng điện áp nút mạch nhƣ hàm thời gian Đây phân tích tín hiệu lớn (biên độ tín hiệu vào khơng bị hạn chế) Vì đặc tính phi tuyến thiết bị bán dẫn đƣợc tính đến loại phân tích mạch Trƣớc chạy chƣơng trình SPICE để mơ phỏng, ngƣời sử dụng phải tạo file văn (sử dụng kí tự theo mã ASCII) chứa hai loại thông tin: thông tin miêu tả mạch điện yêu cầu phân tích (analysis request) File đƣợc gọi file đầu vào SPICE (SPICE input file) (ở ta gọi file mơ phỏng) Nó ln bắt đầu dịng tiêu đề (title statement) kết thúc dòng END Cấu trúc chung file đầu vào SPICE nhƣ sau: 151 Dòng tiêu đề (title statement) * Các dòng nhận xét (comment statement) Các dòng miêu tả phần tử mạch điện (element statements) Các dịng tồn cục (global statement) Các dòng điều khiển (control statement) END (dòng kết thúc, end statement) Sau ta xem xét ví dụ file mô cho mạch logic_in DAC, mục đích file mơ tìm điện áp ngƣỡng logic mạch logic_in Logic_in circuit simulation * Purpose: Find logic threshold voltages of Logic_in cicruit option cshunt=5e-14 option gshunt=5e-14 option method=gear lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt include "E:\ch_proj\dw\logic_in.NET" V_V V G pwl(0 1u 3) V_G G 0 V_IN IN G pwl(0 1m 2m 0) temp 25 tran 1u 2m * PROBE OUTPUTs: probe v(in) v(out) END Giải thích nội dung file mơ phỏng: - - - Dịng " Logic_in circuit simulation " dòng tiêu đề, nội dung dòng tiêu đề thƣờng chứa tên mạch điện đƣợc mô Ở mạch Logic_in Dòng "* Purpose: Find logic threshold voltages of Logic_in cicruit" dòng nhận xét (comment statement), bắt đầu kí tự * Ba dịng bắt đầu option lệnh thiết lập giá trị option chƣơng trình SPICE, option giúp chƣơng trình mơ tránh gặp vấn đề khơng hội tụ (nonconvergence) chạy mơ Dịng bắt đầu với lib [5] lệnh nạp file thƣ viện (library file) File thƣ viện chứa dòng mơ tả mơ hình (model) phần tử mạch (nhƣ 152 - transistor MOS, điện trở mạch tích hợp, tụ điện mạch tích hợp, …) Những thơng tin nhà máy sản xuất bán dẫn cung cấp Dòng bắt đầu include, lệnh nạp file mô tả mạch mạch điện cần mô Trong ví dụ file "logic_in.NET" File đƣợc tạo chƣơng trình vẽ mạch điện DesignWork Nội dung file nhƣ sau: ** Subcircuits section ** SUBCKT AINV V G A Z XM1 Z A V V MP L=0.7 W=2.7 M=1 GEO=1 XM2 Z A G G MN L=0.6 W=1.4 M=1 GEO=1 ENDS AINV ** Top level circuit ** X1 V G SIG3985 OUT AINV X2 V G OUT SIG4014 AINV XM1 SIG3962 IN G G MNI L=0.6 W=12 M=1 GEO=1 XM2 SIG3985 IN SIG3962 G MNI L=0.6 W=60 M=1 GEO=1 XM3 V SIG3985 SIG3962 G MNI L=0.6 W=2 M=1 GEO=1 XM4 SIG3985 IN SIG3983 V MP L=0.7 W=20 M=1 GEO=1 XM5 SIG3983 IN V V MP L=0.7 W=4 M=1 GEO=1 XM6 G SIG3985 SIG3983 V MP L=0.7 W=2 M=1 GEO=1 - - Ba dòng ba mô tả phần tử (element statement) nguồn áp đặt vào mạch Dịng dịng tồn cục (global statement) temp, dòng cho phép thiết lập nhiệt độ mạch đƣợc mơ phỏng, ví dụ 25oC Dòng dòng điều khiển (control statement) định loại phân tích sử dụng cho mơ phân tích transient Tiếp theo dòng nhận xét Dòng dòng điều khiển probe, dòng điều khiển đƣợc sử dụng để định kết mô cần đƣợc lƣu trữ file kết mơ Trong ví dụ điện áp nút in nút out mạch logic_in Cuối dòng kết thúc END Sau nội dung số file mô khác đƣợc sử dụng trình thiết kế mạch DAC: - Nội dung file mơ đặc tính chuyển mạch mạch logic_in: ************ logic_in circuit simulation ************ *Purpose: Simulation switching characteristic of logic_in circuit option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt 153 lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\schmitt.NET" V_V V G pwl(0 1u 3) V_G G 0 V_IN IN G pwl(0 2u 2.001u 3u 3.001u 0) temp 25 tran 1n 4u * PROBE OUTPUTs: probe v(in) v(out) END - Nội dung file mô hoạt động DFF1: ************ DFF1 simulation ************ option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\DFF1.NET" param vdd=3.6 V_V V G pwl(0 10n vdd) V_G G 0 V_D D G pulse(vdd 0 10n 10n 4u 8u) V_CLK CLK G pulse(vdd 0 10n 10n 16u 32u) $'Tclk=4Td temp 25 tran 0.1u 64u * SEE OUTPUT (default HSPICE save all voltage of nodes in top circuit) * So don't need use probe statement here END - Nội dung file mô hoạt động DFF2: ************ DFF2 simulation ************ option cshunt=5e-14 154 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\DFF.NET" param vdd=3.6 V_V V G pwl(0 10n vdd) V_G G 0 V_D D G pulse(vdd 0 10n 10n 4u 8u) V_CLK CLK G pulse(vdd 0 10n 10n 16u 32u) $'Tclk=4Td V_nCLR nCLR G pwl(0 64u 64.01u vdd) temp 25 tran 0.1u 128u * SEE OUTPUT END - Nội dung file mô hoạt động khối Logic Control: ************ Control Logic simulation ************ option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\for_sim\control_logic_sim.NET" param vdd=3.6 V_V V G pwl(0 10n vdd) V_G G 0 V_WR WR G pulse(vdd 0 10n 10n 4u 8u) V_nCLR nCLR G pulse(vdd 0 10n 10n 16u 32u) $'Tclk=4Td V_CS CS G pwl(0 64u 64.01u vdd) temp 25 tran 0.1u 128u 155 * SEE OUTPUT: END - Nội dung file mô hoạt động lập mã Thermometer: ************ Thermometer encoder simulation ************ option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\thermometer_encoder_sim.NET" param vdd=5 V_V V G pwl(0 1u vdd) V_G G 0 V_b0 b0 G pulse(vdd 0 10n 10n 5u 10u) V_b1 b1G pulse(vdd 0 10n 10n 10u 20u) V_b2 b2 G pulse(vdd 0 10n 10n 20u 40u) V_b3 b3 G pulse(vdd 0 10n 10n 40u 80u) temp 25 tran 0.1u 80u * SEE OUTPUT: END - Nội dung file mơ phụ thuộc dịng IQ theo điện áp nguồn khối tạo dòng phân cực: ************I BIAS circuit simulation ************ option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt 156 include "E:\ch_proj\dw\for_sim\ibias_sim.NET" V_V V G V_G G 0 V_ON ON V temp 25 DC V_V 1m * PROBE OUTPUTs: *Display drain current of all MOS probe i1(x1.xm*.m1) END - Nội dung file mơ vịng hở mạch tạo điện áp phân cực: ************ VBIAS circuit simulation ************ * Purpose: Phase margin of VBIAS circuit option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\for_sim\VBIAS_sim.NET" V_V V G V_G G 0 V_ON ON V V_VREF VREF G I_IPU2U V IPU2U 2u R_AC FBI FB ac=1g R_DC FBI TNT 1g ac=0 VTEST TNT G ac=1 temp 25 AC DEC 30 1000meg * PROBE OUTPUTs: probe vdb(fbi) vdb(fb) vp(fb) END - Nội dung file mơ vịng hở mạch OAMP: 157 ************ OAMP circuit simulation ************ * Purpose: Phase margin of OAMP option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\for_sim\OAMP_openloop_sim.NET" V_VA VA G 5.5 V_G G 0 V_GA GA G V_nPDIN nPDIN VA V_REFIN REFIN G 2.5 $'worst case for phase margin I_IPD10U IPD10U G 10U *Vout=VREF I_SRC VA N 159.2u $' current from current sources, n=128 > Vout=VREF C_OUT OUT G 100p RAC NI N ac=1g RDC NI TNT 1g ac=0 VTEST TNT G ac=1 temp 25 OP $ to check operating point AC DEC 20 1m 50meg * PROBE OUTPUTs: option probe $ to limit output probe vdb(NI) vdb(N) vp(N) END - Nội dung file mô điện áp tương tự theo từ mã số chip DAC VDD=3,3V,VREF=VDD/2: ************ DAC top simulation ************ *NOTE: option cshunt=5e-14 option gshunt=5e-14 option method=gear 158 option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\dac8bits_pinout.NET" param VSUP=3.3 V_VDD VDD G pwl(0 1u 3.3) V_REFIN REFIN G pwl(0 1u 1.65) V_nPD nPD G pwl(0 5u 5.1u VSUP) V_nWR nWR G pulse(VSUP 101u 10n 10n 1u 20u) V_G G 0 V_GA GA G V_GD GD G V_nCLR nCLR VDD V_nCS nCS G V_D0 D0 G pulse(VSUP 100u 10n 10n 20u 40u) V_D1 D1 G pulse(VSUP 100u 10n 10n 40u 80u) V_D2 D2 G pulse(VSUP 100u 10n 10n 80u 160u) V_D3 D3 G pulse(VSUP 100u 10n 10n 160u 320u) V_D4 D4 G pulse(VSUP 100u 10n 10n 320u 640u) V_D5 D5 G pulse(VSUP 100u 10n 10n 640u 1.28m) V_D6 D6 G pulse(VSUP 100u 10n 10n 1.28m 2.56m) V_D7 D7 G pulse(VSUP 100u 10n 10n 2.56m 5.12m) C_OUT OUT G 100p R_OUT OUT G 10k temp 25 tran 0.01u 5.4m * PROBE OUTPUTs: END - Nội dung file mô thời gian thiết lập điện áp tương tự chip DAC VDD = 2,7V: ************ DAC top simulation ************ option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt 159 include "E:\ch_proj\dw\dac8bits_pinout.NET" param VSUP=2.7 VREF=1.35 V_VDD VDD G pwl(0 1u VSUP) V_G G 0 V_GA GA G V_GD GD G V_nCLR nCLR G pwl(0 5u 5.1u VSUP) V_nCS nCS G V_nWR nWR G pwl(0 1u VSUP 50u VSUP 50.1u 55u 55.1u VSUP) V_nPD nPD VDD V_D0 D0 VDD V_D1 D1 VDD V_D2 D2 VDD V_D3 D3 VDD V_D4 D4 VDD V_D5 D5 VDD V_D6 D6 VDD V_D7 D7 VDD V_REFIN REFIN G pwl(0 1u VREF) C_OUT OUT G 100p R_OUT OUT G 10k temp 25 tran 0.1u 200u * PROBE OUTPUTs: alter $ change temperature to -40oC temp -40 alter $ change temperature to 105oC temp 105 END - Nội dung file mô ảnh hưởng điện áp nguồn đến điện áp tương tự chip DAC VDD = 3,3V: ************ DAC top simulation ************ option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 160 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" BIP_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt lib "\WORK\MODELS\U06_REV4.LIB" DIO include "E:\ch_proj\dw\dac8bits_pinout.NET" param VSUP=3.3 VREF=1.65 V_VDD VDD G pwl(0 1u 2.97 50u 2.97 50.1u 3.63 80u 3.63 80.1u 3.3) V_G G 0 V_GA GA G V_GD GD G V_nCLR nCLR G pwl(0 5u 5.1u VSUP) V_nCS nCS G V_nWR nWR G pwl(0 1u VSUP 10u VSUP 10.1u 15u 15.1u VSUP) V_nPD nPD VDD *Vout=VREF V_D0 D0 G V_D1 D1 G V_D2 D2 G V_D3 D3 G V_D4 D4 G V_D5 D5 G V_D6 D6 G V_D7 D7 VDD V_REFIN REFIN G pwl(0 1u VREF) C_OUT OUT G 100p R_OUT OUT G 10k temp 25 tran 0.01u 100u * PROBE OUTPUTs: END - Nội dung file mơ dịng tiêu thụ chip DAC VDD = 3,3V: ************ DAC top simulation ************ option cshunt=5e-14 option gshunt=5e-14 161 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" BIP_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt lib "\WORK\MODELS\U06_REV4.LIB" DIO include "E:\ch_proj\dw\dac8bits_pinout.NET" param VSUP=3.3 VREF=1.65 V_VDD VDD G pwl(0 1u VSUP) V_G G 0 V_GA GA G V_GD GD G V_nCLR nCLR VDD V_nCS nCS G V_nWR nWR G pwl(0 1u VSUP 10u VSUP 10.1u 15u 15.1u VSUP) V_nPD nPD G pwl(0 5u 5.1u VSUP) V_D0 D0 G V_D1 D1 G V_D2 D2 G V_D3 D3 G V_D4 D4 G V_D5 D5 G V_D6 D6 G V_D7 D7 VDD V_REFIN REFIN G pwl(0 1u VREF) C_OUT OUT G 100p temp 25 tran 0.1u 50u * PROBE OUTPUTs: probe i(V_VDD) alter $2 temp -40 alter $3 temp 105 END 162 - Nội dung file mô chế độ power-down chip DAC: ************ DAC top simulation ************ option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\dac8bits_pinout.NET" param VSUP=5.5 VREF=2.75 V_VDD VDD G pwl(0 1u VSUP) V_G G 0 V_GA GA G V_GD GD G V_nCLR nCLR VDD V_nCS nCS G V_nWR nWR G pwl(0 1u VSUP 10u VSUP 10.1u 15u 15.1u VSUP) V_nPD nPD G $shutdown condition V_D0 D0 G V_D1 D1 G V_D2 D2 G V_D3 D3 G V_D4 D4 G V_D5 D5 G V_D6 D6 G V_D7 D7 VDD V_REFIN REFIN G pwl(0 1u VREF) C_OUT OUT G 100p temp 25 tran 0.1u 50u * PROBE OUTPUTs: probe i(V_VDD) alter $2 temp 105 END - Nội dung file mơ chip DAC khỏi chế độ power-down: 163 ************ DAC top simulation ************ option cshunt=5e-14 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\dac8bits_pinout.NET" param VSUP=5.5 VREF=2.75 V_VDD VDD G pwl(0 1u VSUP) V_G G 0 V_GA GA G V_GD GD G V_nCLR nCLR VDD V_nCS nCS G V_nWR nWR G pwl(0 1u VSUP 10u VSUP 10.1u 15u 15.1u VSUP) V_nPD nPD G pwl(0 50u 50.1u VSUP) $shutdown condition V_D0 D0 G V_D1 D1 G V_D2 D2 G V_D3 D3 G V_D4 D4 G V_D5 D5 G V_D6 D6 G V_D7 D7 VDD V_REFIN REFIN G pwl(0 1u VREF) C_OUT OUT G 100p R_OUT OUT G 10k temp 25 tran 0.01u 100u * PROBE OUTPUTs: probe i(V_VDD) END - Nội dung file mơ đặc tính định thời DAC: ************ DAC top simulation ************ *NOTE: option cshunt=5e-14 164 option gshunt=5e-14 option method=gear option post=2 lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt lib "\WORK\MODELS\U06_REV4.LIB" RES_tt lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt include "E:\ch_proj\dw\for_sim\dac8bits_digitalpart_sim_2.NET" param vdd=2.7 V_VV VV G pwl(0 1n vdd) V_G G 0 V_GD GD G V_D0 D0 G pwl(0 10n 10.1n vdd) V_D1 D1 G V_D2 D2 G V_D3 D3 G V_D4 D4 G V_D5 D5 G V_D6 D6 G V_D7 D7 G V_nPD nPD G V_nCS nCS G V_nWR nWR G pulse(vdd 0 0.1n 0.1n 1u 2u) V_nCLR nCLR G pwl(0 4u 4000.1n vdd 6u vdd 6000.1n 0) temp 25 tran 1n 8u * SEE OUTPUT: END ... đổi số - tương tự Hình 1.2-1 sơ đồ khối chuyển đổi số- tƣơng tự (Chú ý: đầu chuyển đổi số - tƣơng tự điện áp dịng điện Ở đây, mục đích miêu tả thơng số chuyển đổi số - tƣơng tự nên ta giả sử tín... kênh n) công nghệ đƣợc chọn cho phần lớn thiết kế mạch MOS tƣơng tự số Đến đầu năm 1 980 , giới mạch tích hợp VLSI chuyển sang sử dụng công nghệ CMOS gate silicon công nghệ trở thành công nghệ chiếm... Hình 2.6-1 Bộ chuyển đổi số- tƣơng tự tuần hồn 25 Hình 2.7-1 Bộ chuyển đổi số - tƣơng tự đƣờng ống 26 Hình 3-1 Phân loại cơng nghệ mạch tích hợp sử dụng chất bán dẫn silíc 28 Hình