Thiết kế bộ biến đổi SA DCTIDCT (trong mã hóa MPEC 4) trên FPGA

Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA - TRẦN QUANG VIỆT THIẾT KẾ BỘ BIẾN ĐỔI SA-DCT/IDCT (TRONG MÃ HÓA MPEG-4) TRÊN FPGA Chuyên ngành : Kỹ Thuật Điện Tử LUẬN VĂN THẠC SĨ Tp.HCM, tháng 12 năm 2008 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày tháng năm ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HOÀ XÃ HỘI CHỦ NGHIÃ VIỆT NAM Độc Lập - Tự Do - Hạnh Phúc -oOo Tp HCM, ngày tháng năm NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Giới tính : Nam / Nữ Ngày, tháng, năm sinh : Nơi sinh : ………………………………………………………………………………………………… Chuyên ngành : Khoá (Năm trúng tuyển) : ……………………………………………………… 1- TÊN ĐỀ TÀI: 2- NHIỆM VỤ LUẬN VĂN: 3- NGÀY GIAO NHIỆM VỤ : 4- NGÀY HOÀN THÀNH NHIỆM VỤ : 5- HỌ VÀ TÊN CÁN BỘ HƯỚNG DẪN (Ghi đầy đủ học hàm, học vị ): Nội dung đề cương Luận văn thạc sĩ Hội Đồng Chuyên Ngành thông qua CÁN BỘ HƯỚNG DẪN (Họ tên chữ ký) CHỦ NHIỆM BỘ MÔN QUẢN LÝ CHUYÊN NGÀNH (Họ tên chữ ký) LỜI CẢM ƠN Đề tài luận văn hoàn thành nổ lực lớn thân người thực việc tìm tịi, nghiên cứu khơng ngừng học hỏi Tuy nhiên, khơng thể hồn thành tốt khơng có góp ý, giúp đỡ, động viên từ nhiều người Tôi xin chân thành cảm ơn PGS.TS Dương Hoài Nghĩa Ths Hồ Trung Mỹ người trực tiếp hướng dẫn góp ý cho suốt thời gian thực luận văn Tôi xin gửi lời cảm ơn tới vợ gia đình, người tạo hậu phương vững mặt để tơi n tâm hồn thành tốt nhiệm vụ Tôi xin chân thành cảm ơn bạn bè, đồng nghiệp người sẵn sàng giúp đỡ công việc, chia kinh nghiệm kiến thức để đề tài hoàn thành cách tốt Tp.HCM, ngày 01 tháng 12 năm 2008 Người thực luận văn Trần Quang Việt TÓM TẮT MPEG-4 phát triển Moving Picture Experts Group, chuẩn mã hóa tạo dịng bit để mơ tả đối tượng hình ảnh âm mô tả kết hợp chúng với MPEG-4 đưa cơng cụ để mã hóa dạng đối tượng cách độc lập, sau đối tượng kết hợp lại với theo kịch để tạo nên cảnh video Kỹ thuật làm cho MPEG-4 có tỷ số nén cao, truyền kênh truyền có dung lượng thấp, đặc biệt với cách mã hóa đối tượng MPEG-4 mở ứng dụng có tính tương tác cao ví dụ video game Một cơng cụ đưa đễ mã hóa đối tượng hình ảnh biến đổi Cosine rời rạc có chiều dài thay đổi theo hình dạng (Shape Adaptive- Discrete Cosine Transform – SA-DCT) SA-DCT phần tính tốn chiếm nhiều thời gian hệ thống mã hóa, cần tăng tốc cách thực phần cứng Đề tài lựa chọn FPGA làm phần cứng để thực tính SADCT biến đổi ngược SA-IDCT Đề tài lựa chọn giải pháp số học phân phối để thực phép nhân phép cộng phép dịch bit, từ xây dựng đường liệu hoạt động theo kiểu đường ống nhằm loại bỏ nhân để giảm tài nguyên tăng tốc độ thực thi Các khối điều khiển thu phát, xử lý liệu điều khiển đường liệu sau đưa vào để tạo nên tính SA-DCT SA-IDCT hồn chỉnh Các thiết kế mơ tả dùng ngơn ngữ mơ tả phần cứng VHDL, sau tổng hợp FPGA Cyclone II EP2C35 Altera dùng phần mềm Quatus II 6.0 Web Edition Hoạt động tính xác tính tốn biến đổi kiểm tra dùng phần mềm ModelSim-Altera 6.0d Web Edition Cuối thiết kế kiểm tra FPGA Cyclone II EP2C35 dùng Kit DE2 kết hợp với công cụ InSystem Memory Content Editor hỗ trợ Quatus II Altera Các kết thực cho thấy thiết kế phù hợp với địi hỏi MPEG-4 tính xác thời gian thực thi 356 chu kỳ thời gian xấu để khôi phục khối 8x8 hệ số DCT điểm ảnh ban đầu dùng SA-IDCT cần hoạt động với tần số 25.4MHz thiết kế đáp ứng ứng dụng thời gian thực cho MPEG-4 CIF 352x288x30(4:2:0) Mục lục Trang Chương GIỚI THIỆU ………………………………………………………………… 1.1 Giới thiệu ….………………………………………………………………………… 1.2 Tình hình nghiên cứu……….…………………………………………………………… 1.3 Mục tiêu đề tài ……………………………………………………………………… Chương PHÉP BIẾN ĐỔI 1D-DCT/IDCT VÀ GIẢI PHÁP THỰC HIỆN TRÊN FPGA ……………………………………………… 2.1 Biến đổi thuận 1D-DCT ……………………………………………………………… 2.2 Biến đổi ngược 1D-IDCT …………………………………………………………… 2.3 Giải pháp thực 1D-DCT/IDCT FPGA ……………………………………… 2.3.1 Số học phân phối cách thực FPGA……………………………………… 2.3.2 Đường liệu tính DCT N điểm……………………………………………………… 12 2.3.3 Đường liệu tính IDCT N điểm…………………………………………………… 15 Chương BIẾN ĐỔI SA-DCT VÀ SA-IDCT TRONG MÃ HÓA MPEG-4 ………… 20 3.1 Giới thiệu ……………………………………………………………………………… 20 3.2 Biến đổi thuận SA-DCT …………………………………………………………………21 3.3 Biến đổi ngược SA-IDCT ……………………………………………………………… 22 Chương XÂY DỰNG KIẾN TRÚC BỘ BIẾN ĐỔI SA-DCT/IDCT………………… 24 4.1 Kiến trúc biến đổi thuận SA-DCT ………………………………………………… 24 4.1.1 Kiến trúc khối INPUT BUFFER………………………………………………… 26 4.1.2 Kiến trúc khối TRAM …………………………………………………………… 26 4.1.3 Kiến trúc khối 1D-DCT DATAPATH …………………………………………… 27 4.1.4 Kiến trúc khối CONTROL LOGIC ……………………………………………… 28 4.2 Kiến trúc biến đổi ngược SA-IDCT …………….…………………………………… 37 4.2.1 Khối INPUT CONTROL ………………………………………………………… 39 4.2.2 Khối DATAPATH CONTROL ………………………………………………… 52 4.2.3 Kết hợp khối DATAPATH CONTROL INPUT CONTROL ………………… 55 Chương MÔ TẢ KIẾN TRÚC BỘ BIẾN ĐỔI SA-DCT/IDCT DÙNG NGÔN NGỮ VHDL VÀ CÁC KẾT QUẢ ……………………………………………………………… 57 5.1 Mô tả kiến trúc biến đổi SA-DCT dùng VHDL kết …………………… 57 5.2 Mô tả kiến trúc biến đổi SA-IDCT dùng VHDL kết …………………… 63 5.3 Kiểm tra tính xác khơi phục SA-IDCT theo yêu cầu MPEG-4 ……… 69 5.4 Kiểm tra hoạt động biến đổi phần cứng FPGA ……………………… 70 Chương SO SÁNH CÁC KẾT QUẢ, KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN CỦA ĐỀ TÀI …………………………………………………………………………………… 73 6.1 So sánh kết …………………………………………………………………… 73 6.2 Kết luận ………………………………………………………………………………… 74 6.3 Hướng phát triển đề tài …………………………………………………………… 75 PHỤ LỤC…………………………………………………………………………………….76 TÀI LIỆU THAM KHẢO ……………………………………………………………… 152 Lý lịch trích ngang……… ……………………………………………………………… 153 Luận Văn Thạc Sĩ – Cao Học Kỹ Thuật Điện Tử 2006 Chương GIỚI THIỆU 1.1 Giới thiệu Một cảnh video thực tế bao gồm cảnh khơng thay đổi đối tượng có hình dạng khác di chuyển Máy ghi hình ghi lại khung hình liên tiếp với tốc độ lớn 24 hình/giây, để quét liên tục khung hình hình tái tạo lại cảnh video ban đầu Vấn đề nảy sinh lưu trữ truyền dẫn nguyên khung hình phải cần dung lượng nhớ băng thông kênh truyền lớn Để khắc phục vấn đề trên, chuẩn nén video đời mà thông dụng chuẩn MPEG Kỹ thuật thông dụng chuẩn MPEG dùng biến đổi cosine rời rạc (Discrete Cosine Transform - DCT) để gom lượng điểm ảnh (pixel) khối vuông thường 8x8 pixel số hệ số DCT tập trung góc khối, thuận tiện cho việc dùng kỹ thuật mã hóa tối ưu nhằm giảm tối đa chuỗi bit cần lưu trữ truyền dẫn Trong chuẩn MPEG đời trước (như MPEG-1, MPEG-2), hệ thống mã hóa thực chia khung hình thành chuỗi khối vuông 8x8 pixel thực biến đổi DCT 8x8 khối Như vậy, nhiều khung hình liên tiếp cảnh video có vài đối tượng thay đổi cịn cảnh khơng đổi việc mã hóa cảnh khung hình khơng hiệu Chuẩn MPEG-4 dùng biến đổi DCT thích nghi theo hình dạng (Shape Adaptive, SA-DCT), biến đổi DCT pixel thuộc đối tượng, nhằm hỗ trợ mã hóa đối tượng Khi đó, cảnh cho nhiều khung hình mã hóa riêng sau truyền lần cho toàn cảnh video, đối tượng thay đổi cảnh video mã hóa riêng cho khung hình dùng biến đổi SA-DCT Như vậy, với kỹ thuật mã hóa đối tượng MPEG-4 cải thiện hiệu nén đồng thời tạo khả linh hoạt chỉnh sửa, thay đổi nội dung cảnh video dòng bit MPEG-4 MPEG-4 đưa kỹ thuật cải thiện hiệu nén thêm vào tính Nhưng thực chuẩn MPEG-4, phải cần tới cơng đoạn xử lý tính, tốn phức tạp hơn, có biến đổi SA-DCT Phải qua nhiều cơng đoạn tính tốn cơng đoạn lại phức tạp, dẫn tới thời gian tính tốn chậm lại GVHD: PGS.TS Dương Hoài Nghĩa, Ths Hồ Trung Mỹ HVTH : KS Trần Quang Việt – MSHV : 01406337 Trang Luận Văn Thạc Sĩ – Cao Học Kỹ Thuật Điện Tử 2006 dùng phần mềm Để đáp ứng cho ứng dụng thời gian thực, mã hóa MPEG-4 cần phải tăng tốc phần cứng Đề tài tập trung vào việc nghiên cứu, xây kiến trúc phần cứng biến đổi SADCT biến đổi ngược SA-IDCT Đây hai khối xử lý quan trọng chiếm khối lượng tính tốn lớn hệ thống mã hóa MPEG-4 1.2 Tình hình nghiên cứu Nhiều tác giả đưa kiến trúc tính SA-DCT SA-IDCT, kiến trúc chủ yếu dựa nhân nên không tối ưu tài nguyên tốc độ Hai kiến trúc thực tính DCT khơng cần dùng tới nhân nhằm giảm diện tích phần cứng cải thiện tốc độ xung clock đưa : Chen cộng [7], Kinane cộng [1] Cả hai kiến trúc dựa sở số học phân phối Ví dụ cần tính giá trị Fn theo biểu thức: N −1 Fn = ∑ Ci fi , với Ci số fi vectơ ngõ vào i =0 N −1 W −1   W −1  N −1   k =0  k =0  i =0  Có thể biểu diễn Fn dạng sau: Fn = ∑  ∑ bi ,k 2− k  fi = ∑  ∑ bi ,k fi  2− k , i=0 W chiều dài bit bi,k bit thứ k Ci Như vậy, Fn tính phép tốn dịch bit phép toán cộng Chen cộng [7], dùng biểu diễn CSD cho hệ số Ci để tạo giống bit thứ k (bi,k) với i khác để đặt thừa số dùng chung, nhằm giảm bớt số lần tính tốn phép cộng Các tác giả sau xây dựng đường liệu cần cộng dịch bit để thực tính DCT/IDCT Với việc dùng kiến trúc chứa chương trình để điều khiển đường liệu đảm bảo cho kiến trúc có mềm dẻo tính toán cần tài nguyên phần cứng nhỏ, bù lại kiến trúc phải tốn nhiều chu kỳ tính tốn DCT/IDCT, 124 chu kỳ cho DCT điểm Mặt khác, kiến trúc áp dụng chiều dài N chẵn Với N lẻ, khơng thể biểu diễn CSD tối ưu cho hệ số, tác giả đề nghị thêm vào giá trị tính DCT (N+1) điểm Tuy nhiên, tác giả khơng đề cập tới khả tương thích dùng kiến trúc với kiến trúc tính DCT/IDCT khác Các tác giả GVHD: PGS.TS Dương Hoài Nghĩa, Ths Hồ Trung Mỹ HVTH : KS Trần Quang Việt – MSHV : 01406337 Trang Luận Văn Thạc Sĩ – Cao Học Kỹ Thuật Điện Tử 2006 tập trung đề cập tới việc tính DCT N điểm cho vectơ chiều đề cập tới việc tính SA-DCT cho khối ảnh 8x8 mà hình dạng ảnh Kinane cộng [1] xây dựng đường liệu dùng 16 cộng Wallace kết hợp với nhớ TRAM để tính SA-DCT Đường liệu kết hợp tất fi mà nhân với hệ số có bit bi,k ‘1’ cộng để tạo trọng số w-k, sau trọng số cộng lại Wallace Đường liệu kiến trúc 10 chu kỳ để tính DCT điểm, bù lại chiếm tài ngun lớn, 12016 cổng Tuy dùng kỹ thuật khóa cổng để tiết kiệm lượng với việc dùng đường liệu tính DCT N=8 điểm để tính DCT N