Thiết kế bộ biến đổi tín hiệu tương tự sang số

Với những ưu điểm hơn hẳn của tín hiệu số so với tín hiệu tương tự như khả năng chống sai số(lỗi), sửa sai số hiệu quả, khả năng tích hợp lớn của các thiết bị nên xu hướng số hoá ngày càng phát triển mạnh mẽ.

Tính toán mạch điện tử Cao học 2001 LI NểI ĐẦU Với ưu điểm hẳn tín hiệu số so với tín hiệu tương tự khả chống sai số(lỗi), sửa sai số hiệu quả, khả tích hợp lớn thiết bị nên xu hướng số hoá ngày phát triển mạnh mẽ Ngày mạng viễn thông tồn song song hai hệ thống tương tự hệ thống số, cần phải có q trình biến đổi tín hiệu tương tự sang số ngược lại số – tương tự Các q trình thực biến đổi tương tự – số(ADC Analog to Digital Converter) biến đổi số – tương tự(DAC Digital to Analog Converter) Bài tiểu luận trình bày ngắn gọn biến đổi tín hiệu tương tự sang số, số loại sai số thường xảy q trình biến đổi với phương phỏp kim tra Tính toán mạch điện tử Cao häc 2001 Giới thiệu Các biến đổi tương tự- số, thường tới A/D (ADC) có vai trò ngày quan trọng việc trang bị máy đo năm qua Có chức quan trọng máy đo vôn mét số, ADC năm trung tâm nhiều dụng cụ phức tạp ơxylơ phân tích phổ Trong nhiều trường hợp đặc tính bên ngồi dụng cụ bị hạn chế tiêu chất lượng bên biến đổi A/D Càng có quan trọng ADC máy đo thực cộng nghệ mạch tổ hợp (IC) tiêu chất lượng cao Nó cho phép biến đổi tốc độ cao độ phân giải cao thiết kế, sản xuất bán với giá phù hợp Công nghệ IC tiên tiến quan trọng ngang cho phép vi xử lý khả xử lý tín hiệu số nhanh mà cần thiết việc cung cấp thay đổi giá thấp từ liệu gốc tạo ADC đến kết máy đo Chức biến đổi A/D biến đổi giá trị tương tự ( điển hình biểu diễn điện áp) thành bít nhị phân mà cho phép tính xấp xỉ” tốt” giá trị tương tự Về quan niệm nhận thức ( Nếu khong nói vật lý học), xử lý xem tạo tỷ số tín hiệu điện áp vào điện áp tham chiếu biết Vref sau làm trịn kết tới gần giá trị ngun nhị phân nbít Về mặt tốn học, q trình xử lý biểu diễn : V  D rnd  in n  V   ref  (1) Trong Vin trị số tương tự ( giả định cho phép dải từ đến V ref ), D từ đâu liệu, n độ phân giải biến đổi ( số bít D) Hàm “rnd” đại diện cho làm tròn từ dấu ngoặc giá trị nguyên gần Một cách điển hình, điện áp thám chiếu sinh bên biến đổi có tính cách thương mại Trong trường hợp bên ngồi cung cấp Cịn trường hợp khác điện áp tham chiếu cần phải đạt tới dải đâu vào phạm vi đủ biến đổi Bộ biến đổi tương tự – số tích phân (Integrating Analog-to-Digital Converters) Bộ biến đổi ADC tích hợp dùng yêu cầu độ phân giải cao tốc độ lấy mẫu tương đối thấp Nó làm chức cách tích hợp (lấy trung bình) tín hiệu đầu vào qua chu kỳ thời gian chọn thường sử dụng cho công tác đo điện áp DC Sự lấy trung bình có hiệu ứng suy giảm nhiễu đầu vào Nếu thời gian trung bình chọn làm nhiều chu kỳ đường dây điện lực(power line cycles), giao diện đường dây điện lực c loi b t phộp o Tính toán mạch ®iƯn tư Cao häc 2001 Nó ứng dụng rọng rãi vơn mét số, mà lợi dụng độ phân giải tiếp sóng (receptional), tuyến tính, tính ổn định, cách loại trừ nhiễu Cấu trúc tích phân 2.1.Cấu trúc hai sườn dốc(Dual Slope Architecture) Phương pháp hai sườn dốc có lẽ sử dụng kiến trúc A/D tích phân cách rộng rãi (hình 1) Có hai nửa chu kỳ, dựa vào có sườn dốclên sườn dốcxuống Tín hiệu vào tích hợp thời gian sườn dốclên thời gian ấn định Sau tham chiếu tín hiệu ngược tích hợp thời gian sườn dốc xuống để biến đổi đầu vào tích phân thành zero Thời gian cần thiết cho sườn dốc xuống tỷ lệ với trị số đầu vào đầu ADC Về mặt tốn học, chu trình sườn dốclên trình bảy sau: V p  TupVin Vin + - (2) RC C R Vref Vra Hình Sơ đồ khối ADC hai sườn dốc đơn giản Vout Vp Vin tích phân Vref tích phân thời gian Tup Tdn Hình Dạng sóng ADC hai sườn dốc điển hình Trong Vp giá trị đỉnh đạt đầu tích phân thời gian sườn dốc lên, Tup biết thời gian tích hợp sườn dốc lên, Vin tín hiệu đầu vào, R C giá trị thành phần tích phân Tương tự sườn dốcxuống trình bảy bởi: Vp  TdnVref (3) RC Trong Tdn thời gian trước sườn dốcxuống, V ref giá trị tham khảo, biểu thức và giải Tdn, đầu ADC: TÝnh to¸n mạch điện tử Cao học 2001 Tdn TupVin Vref (4) Chú ý Vin Vref ln tín hiệu ngược (Để đảm bảo biến đổi thành zero tích phân), Tdn ln ln dương Có thể trực tiếp thấy biểu thức (4) R C mặt Tdn Do giá trị khơng tới hạn Đây kết thành phần dùng cho sườn dốc lên xuống Tương tự, thời gian T up Tdn xác định chu kỳ đếm đồng hồ đơn, chu kỳ xác đồng hồ khơng ảnh hưởng đến độ xác ADC Phát biểu lại đầu nói tới số chu kỳ đồng hồ: N dn  N up N in (5) V ref Trong Nup số chu kỳ đồng hồ ấn định dùng sườn dốclên Ndn số chu kỳ đồng hồ yêu cầu để biến đổi đầu tích phân thành Các nguồn sai số điện Rõ ràng từ biểu thức (5) thấy N dn, đầu số ADC, phụ thuộc vào đầu vào, giá trị tham chiếu, giá trị trước N np,, sai số Vref ảnh hưởng tới độ xác hệ số khuếch đại ADC, ẩn(implicit) biến đổi Sai số bù xuất điện áp điểm bắt đầu sườn dốclên khác với điện áp điểm cuối sườn dốcxuống Nếu so sánh đơn đầu tích phân dùng để xác định thời gian đảo (crossing) hai đường dốc, bù khơng quan trọng Dù sai số bù xẩy vai trị loại trừ (charge infection) từ cơng tắc để chọn đầu vào tham chiếu Trong ứng dụng vơn mét có độ xác cao, bù thường bù chu trình tự trở khơng (auto-zero cycle) Tính tuyến tính biến đổi bị ảnh hưởng hiệu ứng nhớ (memory) tụ điện so sánh Đây tượng gọi hấp thụ điện môi, mà điện tích (charge) hấp thụ cách hiệu dụng điện môi tụ khoảng thời gian lộ sáng(exposure) dài tới điện áp sau quay tới phiến tụ mà điện áp khác sử dụng Cách lựa chọn vất liệu điện mơi có hấp thụ thấp dùng để tối thiểu hiệu ứng Sự cân đối tốc độ độ phân giải Thời gian tích hợp sườn dốc lên dùng để xác định chu kỳ đồng hồ cách xác Dù thời gian để biến đổi đầu tích phân thành khơng phải số ngun thực chu kỳ đồng hồ, Vin giả định giá trị Thực ra, ln ln có khơng xác số đếm (count) +-1 mà Ndn diễn tả Vin Tính toán mạch điện tử Cao học 2001 phân giải hai sườn dốc ADC có số đếm (count) N max, Nmax số đếm tích luỹ sườn dốc sau tích hợp đầu vào có thang độ đầy đủ Vin=Vts Dựa biểu thức (5) N max  N up N ts (6) V ref Để cải thiện độ phân giải, N max phải tăng lên Việc làm cách tăng Nup , có giá trị hiệu ứng thời gian tăng tuyến tính yêu cầu cho hai sườn dốclên xuống Hoặc Vref phải giảm, thời gian sườn dốc lên số thời gain sườn dốc xuống tăng tuyến tính Mặt khác, độ phân giải tăng yêu cầu tăng tuyến tính số chu kỳ đồng hồ biến đổi Giả sử giới hạn thực tiễn chu kỳ đồng hồ tối thiểu, độ phân giải tăng mức tốn trực tiếp thời gian biến đổi Vấn đề có ý nghĩa quan trọng làm dịu bớt cách sử dụng cấu trúc đa sườn dốc 2.2 Cấu trúc đa sườn dốc (Multislope Architecture) Sơ đồ khối ADC nhiều sườn dốcđiển hình cho hình(3) Nó khác biệt từ phương pháp hai sườn dốc mà có điện trở tích hợp lên xuống riêng biệt, có giá trị bội số cho điện trở tích hợp sườn dốc xuống Sử dụng điện trở khác cho phần chia sườn dốc lên xuống giới thiệu khả sai số khơng thích ứng điện trở Hai sườn dốc miễn trừ vấn đề điện trở dùng Dù mạng sơ đồ điện trở chất lượng cao với đồng chỉnh nhiệt độ tốt tính tuyến tính khắc phục bất lợi Ưu điểm cấu trúc đa sườn dốc giảm thời gian biến đổi tăng lên độ phân giải Sự suy giảm quan thời gian biến đổi nhận trước hết cách làm giảm nhỏ đáng kể R up (nối tới Vin) Dịng nạp tích phân tăng, sử dụng đủ dải động tích phân thời gian nhỏ C Rup Vin + - Vref - Vref + + - Rdn 10 Rdn Vout 100Rdn Vref Hình Sơ đồ khối ADC Đa sườn dốc Tiếp theo, thời gian yêu cầu cho sườn dốc độ phân giải cho trước giảm bớt cách thực sườn dốc xuống có bội số, dòng thấp liên tiếp (hình 4) Trong ví dụ hình 4, dịng xuống đầu tiền ngược dấu với đầu vào, lớn đáng kể mà tích phân vượt qua nhỏ 10 s m(count) Tính toán mạch điện tử Cao häc 2001 Khi đầu tích phân vượt 0, dòng tắt chuyển tiếp đồng hồ Lượng mà tích phân mức zero dựa điện áp đầu vào xác Để số hố “phần cịn lại (residue)” xác, giây, thấp 10 lần, cần phải chọn dòng sườn dốc xuống ngược dấu Một lần độ mức tỷ lệ với đầu vào có biên độ thấp 10 lần sườn dốc thấp Số đếm (counts) tích luỹ pha sườn dốcxuống chấp nhận 10 lần thấp Một lượng không xác định sườn dốc xuống ứng dụng liên tiếp, ứng dụng thêm (trong ví dụng này) chục độ phân giải tạo số phần trăm nhỏ toàn thời gian biến đổi Phương pháp đa sườn dốc(Multislope) thực với chục bước dộ dốc xuống trình bảy đây, với tỷ số khác Cho dù tăng thêm độ phân giải nhận cách ứng dụng chu kỳ lên đa sườn dốc(multislope), mà đầu vào dịng tham chiếu dịch chuyển ứng dụng Tóm lại phương pháp đa sườn dốc làm cải thiện cách ấn tượng cân đối tốc độ độ phân giải so với cấu trúc hai sườn dốc bình thường, với mức tốn sựV phức tạp cần thiết cho điện trở thích ứng tốt out Vp Vref/Rdntích hợp Vin/Rup tích hợp Vref/100Rdn Vref/10Rdn thời gian Tup Tdn1 Tdn2 Tdn3 Hình Dạng sóng ADC đa sườn dốc điển hình Bộ biến đổi tương tự–số song song (Parallel Analog-To-Digital Converters) ADC song song dùng ứng dụng nơi mà cần thiết phải có độ rộng băng tốc độ lấy mẫu cao, với độ phân giải trung bình chấp nhận Một ứng dụng điển hình Ơxylơ số thời gian thực(real-time), mà thu thập tất thơng tin tín hiệu trường hợp đơn ADC dùng Ơxylơ số lặp lại, không cần tốc độ lấy mẫu thời gian thực cao 3.1.Bộ biến đổi tức thời (Flash Converters) Loại quen thuộc biến đổi A/D song song biến đổi tức thời (flash) Gọi so sánh ghi thời gian n lấy mẫu dạng sóng cách đồng thời (trong n độ phân giải biến đổi) Mỗi so sánh cung cấp với điện áp ngưỡng khác nhau, tạo chia điện trở từ điện áp tham chiếu biến đổi Các ngưỡng nhảy (span) dải đầu vào biến đổi Các bít đầu từ so sánh tạo mã nhiệt kế, gọi nh th vỡ nú Tính toán mạch điện tử Cao häc 2001 biểu diễn cột số liên tục chuỗi tương tự (hình 6) Sự chuyển tiếp từ đến giá trị tín hiệu đầu vào lấy mẫu Sự chuyển tiếp tìm thấy với cổng logic bình thường, kết mã of N (trong N=2n), bít Mã of N sau mã hố thêm với logic thẳng xi(straightforword) thành mã nhị phân n bít, đầu mong muốn biến đổi Bộ biến đổi tức thời có tốc độ nhanh, tốc độ so sánh ghi thời gian logic thực cao Điều làm chúng phù hợp với ứng dụng Ơxylơ thời gian thực(real - time oscilloscope) Dù có tồn nhiều bất lợi Sự phức tạp mạch điện tăng nhanh độ phân giải bị tăng có 2n so sánh ghi thời gian Hơn nữa, lượng, điện dung đầu vào, điện dung đồng hồ, phạm vi vật lý mảng so sánh mạch tích hợp quan trọng cách điển hình biến đổi tức thời lấy mẫu nhanh biến đổi tín hiệu đầu vào Nếu tất so sánh không lấy mẫu đầu vào chỗ dạng sóng lõi xảy Hơn nữa, trễ truyền lan tín hiệu tới so sánh gây khó khăn thích ứng kích cỡ mảng tăng Đây lý mà biến đổi tức thời thường dùng phép nhân logic với mạch giữ lấy mẫu, lấy mẫu đầu vào cách lý tưởng cung cấp tín hiệu khơng thay đổi tới tất so sánh thời gian đồng Sự thay đổi cấu trúc tức thời dùng để làm giảm tốn độ phân giải cao Các kỹ thuật này, gồm có mã hố tương tự, gấp (folding), nội suy giảm bớt điện dung đầu vào kích cỡ mảng so sánh cách Vref đáng kể Vin E N C O D E R Đồng hồ Mã nhiệt kế Mã of N Bộ so sánh Hình : Sơ đồ khối biến đổi A/D tức thời Dữ liệu Tính toán mạch điện tử Cao học 2001 3.2 Sai số động ADC song song (Dynamic Errors in Parallele ADCs) Nếu không dùng mạch giữ lấy mẫu phạm vi sai số động gây tổn hại tới cấu trúc A/D tức thời biến thức Sai số động định nghĩa kết tín hiệu đầu vào có tần số cao ứng dụng cho ADC Sai số động phổ biến ADC có điện dung đầu vào phi tuyến lớn(voltage-dependent) Điện dungnày có tính phi tuyến gồm có phân lớn tiếp giáp bán dẫn Khi điện dung đầu vào truyền từ nguồn trở kháng xác định, méo xảy tần số cao Các loại sai số động khác xảy đầu vào tín hiệu đồng hồ không phân phối cách tức thời tới tất so sánh ADC Dù ứng dụng đơn khối, tách biệt vất lý so sánh đủ lớn để gây khó khăn cho đầu vào tần só cao Đối với sóng hình sin GHz giao 0, tốc độ thay đổi cao 10 ps Tín hiệu thay đổi 3% tồn thang độ Để số hố tín hiệu cách xác, tất so sánh phải điều khiển điểm tín hiệu đồng hồ xuất Nếu có khơng thích ứng khoảng trễ đồng hồ phân bố tín hiệu tới so sánh 10 ps, có khác 3% giá trị tín hiệu nhận biết sa sánh khác Kết đạt đầu so sánh, sau giải thích mã hoá bám theo, cho kết qủa sai số mã đầu lớn Cả hai sai số có chiều hướng xấu độ phân giải biến đổi tăng, điện dung đầu vào kích cỡ mảng so sánh hai lớn lên Nó hạn chế độ phân giải nhận thực tế trước lượng ràng buộc phức tạp tham dự vào Một cách điển hình mạch lấy mẫu mạch giữ dùng với ADC song song để loại trừ vấn đề 0 0 1 1 Tính toán mạch điện tử Cao học 2001 Hỡnh 6: Mã nhiệt kế từ so sánh biến đổi thành mã of N dùng cổng logic 3.3 Mạch giữ lấy mẫu Các mạch giữ lấy mẫu loại trừ sai số động từ ADC song song cách đảm bảo tín hiệu đầu vào so sánh không bị thay đổi đồng hồ so sánh xuất Mơ hình quan niệm lấy mẫu giữ điều khiển ADC cho hình (7) Khi chuyển mạch đóng, điện áp tồn tụ bám theo tín hiệu đầu vào Khi chuyển mạch mở, tụ điện giữ giá trị đầu vào lúc Giá trị ứng dụng vào đầu vào ADC qua khuếch đại, sau thích ứng giá trị ổn định có so sánh Duy sau so sánh lấy thời gian(clocked), loại trừ vấn đề phân phối tín hiệu dựa vào tất sai số động khác liên quan với so sánh Thực ra, có hạn chế tiêu chất lượng động mạch giữ với mạch lấy mẫu Đối với phạm vi mà có điện dung đầu vào phi tuyến, méo có tần số cao đề cập xuất Dù cách điển hình hiệu ứng bị giảm nhiều hơn, cách điển hình điện dùng đầu vào mạch giữ lấy mẫu thấp nhiều so với biến đổi song song Bài toán động mạch giữ lấy mẫu thường thấy khác méo độ (perture distortion) Nó dựa vào méo đưa tới thời gian cắt khơng zero mạch lấy mẫu hệ thống Nó đưa vào méo lấy mẫu tín hiệu tần số cao, điểm lấy mẫu dụng tín hiệu hàm tốc độ tín hiệu thay đổi (tốc độ nhảy dòng in) hướng Với nguyên nhân này, phải quan tâm nhiều tới việc thiết kế chuyển mạch sử dụng mạch giữ lấy mẫu ADC Mạch giữ l lấy mẫu X1 Amp X1 Amp Đầu lo E N C O D E R Đồng hồ giữ l lấy mẫu Đồng hồ so sánh Hình 7: Mạch giữ lấy mẫu điều khiển ADC song song D liu u Tính toán mạch điện tử Cao häc 2001 D5 Và lo D1 D2 D3 D4 Ra D6 Hình 8: Mạch cầu Diode để dùng làm chuyển mạch lấy mẫu Tranzito MOS dùng trực tiếp làm chuyển mạch lấy mẫu, cải thiện tốc độ tranzito dẫn tới tiêu chất lượng giữ lấy mẫu tốt Cấu hình khác lấy mẫu có tiêu chất lượng cao thường dùng cầu diode, cho hình (8) Với dòng điện chảy hướng cho, chuyển mạch bật lên Tín hiệu đầu vào nối tới tụ giữ qua diode dẫn điện D1 đến D4 Diode D5 D6 tắt Để tắt chyuển mạch, dòng điện phải ngược lại Bây diode D5 D6 dẫn điện, diode cịn lại bị tắt Tín hiệu đầu vào không phụ thuộc vào tụ giữ chuỗi OFF diode D1 đến D4 diode phân dòng ON D5 D6 Bộ lấy mẫu dùng cầu diode thường xây dựng từ diode Shottky mà tận dụng phụ tải khơng lưu trữ Chúng bị tắt nhanh chóng, tạo méo độ Mạch giữ lấy mẫu có tiêu chất lượng cao xây dựng cách dùng phương pháp 3.4 ADC ghép xen (Interleaving ADCs) Không đề ý tới tốc độ lấy mẫu biến đổi có A/D, tốc độ lấy mẫu cao thường yêu cầu Nó đặc biệt ứng dụng Ơxylơ thời gian thực (real time) nơi mà độ rộng băng tần biết tỷ lệ trực tiếp tới tốc độ lấy mẫu Để nhận tốc độ lấy mẫu cao hơn, mảng biến đổi thường phải xen lẫn Ví dụ, bốn biến đổi GHz, điều khiển tín hiệu đầu vào đơn, hoạt động với đồng hồ chúng cách thời gian 90 Nó tạo tốc độ lấy mẫu đầu vào tập hợp GHz, nâng lên độ rộng băng biết từ giá trị điển hình 250 MHz tới GHz ( thực để nhận độ rộng băng GHz mạch lấy mẫu ADC phải có độ rộng băng GHz) Nhưng xen lẫn thường đưa sai số khơng thích ứng đặc tính riêng ADC Sai số tăng ích sai số bù ADC đơn khơng bị xen lẫn sn 10 Tính toán mạch điện tử Cao học 2001 Hình 12 : sơ đồ khối cho bít biến đổi tầng Bộ biến đổi đếm(Conting Converter) Một phương pháp đơn giản để tạo điện áp so sánh dùng biến đổi số-tương tự Một DAC n bit dùng để tạo đầu rời rạc n cách dùng từ số thích hợp đầu vào Cách trực tiếp để xác định điện áp vào trước(unknown) v x phải so sánh với đầu DAC cách tuàn tự Sự kết nối đầu vào số DAC tới đếm nhị phân n bit cho phép so sánh với đầu vào trước cách từ từ, cho hình (13) Bộ biến đổi A/D bắt đầu hoạt động xung làm cho flip-flop đếm đặt tới điểm zero Mỗi xung đồng hồ liền tiếp làm tăng đếm, đầu DAC giống cầu tháng thời gian biến đổi Khi đầu ADC vượt đầu vào trước, đầu so sánh thay đổi trạng thái, kích flip-flop, ngăn khơng cho xung đồng hồ thêm tới đếm Sự thay đổi trạng thái đầu so sánh trình biến đổi kết thúc Tại thời điểm đó, nội dùng đếm nhị phân phản ánh giá trị biến đổi tín hiệu vào Phải ý tới vài đặc điểm biến đổi Thứ nhất, độ dài chu trình biến đổi thay đổi tỷ lệ với điện áp đầu vào trước v x Thời gian biến đổi max TT tồn cho tín hiệu vào tồn thang đo (full-scale) tương ứng với chu kỳ đồng hồ 2n hoặc: TT  2n  2n TC fc (7 ) Trong fc=1/Tc tần số đồng hồ Thứ hai, giá trị nhị phân đếm đại diện cho điện áp nhỏ DAC mà lớn đầu vào trước, không cần thiết giá trị phải đầu DAC mà gần với đầu vào trước, yêu cầu từ trước Cũng vậy, ví dụ hình 13(b) cho trường hợp đầu vào không thay đổi thời gian chu kỳ biến đổi Nếu đầu vào thay đổi, đầu nhị phân đại diện xác giá trị tín hiệu đầu vào số mà so sánh không thay đổi trạng thỏi 14 Tính toán mạch điện tử Cao học 2001 Ưu điểm biến đổi ADC đếm yêu cầu số lượng phân cứng tối thiểu không đặt để vận hành Nhược điểm lớn liên quan tới tốc độ biến đổi thấp tốc độ biến đổi D/A cho trước Một biến đổi n bit yêu cầu chu kỳ đồng hồ 2n cho biến đổi dài + vx - + vDAC DAC n bit Flip - flop Mã ADC Biến đổi két thúc Bộ đếm n bit Reset Clock (a) vDAC v v vDAC t Kết thúc biến đổi T (b) 2T 3T 4T 5T 6T 7T t 8T t Bắt đầu biến đổi Hình 13: (a) Sơ đồ khối biến đổi đếm (b) Sơ đồ khối định thời(timing) Bộ biến đổi ADC xấp xỉ liên tiếp(Successive Approximation ADC) Khác với loại bậc thang, loại biến đổi so sánh n nhịp lối vào ADC Do vậy, thời gian biến đổi cố định không phụ thuộc vào độ lớn tớn 15 Tính toán mạch điện tử Cao học 2001 hiệu cần biến đổi Sơ đồ khối mô tả cấu trúc ADC xấp xỉ liên tiếp trình bày hinh (14a) Chu trình biến đổi bắt đầu với xung Start qua điều khiển logic (logic programmer) đặt hai ghi lưu trữ (Shift register store register) có giá trị tới nửa thang(100 00) nhịp Tức đặt cho bit nhiều ý nghĩa MSB ghi 1, bit lại 0, làm cho lối DAC V O=1/2FS Tuỳ thuộc vào trạng thái so sánh COMP, tức tuỳ thuộc vào tương quan hai VO VI Bộ điều khiển logic điều khiển sau: VOVI giá trị xố 0, đồng thời ghi dịch dịch số tới bit bit MSB Mã số DAC biến đổi tương ứng thành VO lại so sánh nhịp thứ hai Quá trình tiếp diễn với bit bit ý nghĩa LSB đưa lên Sau n xung nhịp, xung EOC(end of convert) phát báo trình biến đổi xong Lúc mã số lối ghi lưu trữ (hay lối vào DAC) tương ứng với cần biến đổi n-bit digital output n-bit DAC Vo n bit Bộ so sánh Storage Register VI Vin + Logic Programmer Clock n-bit Shift Register (a) Hình (14b) cho dãy mã DAC bit dãy sau đay cho biến đổi xấp xỉ liên tiếp hình Tại thời điểm bắt đầu biến đổi, đầu vào DAC đặt trạng thái 100 Tại thời điểm kết thúc chu kỳ đồng hồ thứ nhất, thấy điện áp DAC nhỏ vx, mã DAC tiến tới trạng thái 110 Tại thời điểm kết thúc chu kỳ đồng hồ thứ hai, điện áp DAC nhỏ, mã DAC tiến tới 111 Sau chu kỳ đồng hồ thứ ba, điện áp DAC lớn, mã DAC bị giảm để nhận giá trị biến đổi cuối 110 16 TÝnh to¸n mạch điện tử Cao học 2001 111 100 110 100 Mã cuối 101 100 101 011 100 010 011 001 010 000 001 t (b) T 2T 3T Hinh 14: (a)Sơ đồ khối ADC xấp xỉ liên tiếp (b) Các chuỗi mã ADC xấp xỉ liên tiếp bít Tốc độ biến đổi nhanh thực ADC xấp xỉ liên tiếp Kỹ thuật biến đổi phổ biến dùng nhiều biến đổi tới 16 bit Nhân tố hạn chế tốc độ ADC thời gian yêu cầu cho đầu biến đổi D/A để ổn định phân số LSB V FS thời gian yêu cầu cho so sánh để tương ứng với tín hiệu vào mà khác lượng nhỏ ADC kiểu bậc thang (kiểu servo) Trên hình 15 giới thiệu sơ đồ khối ADC kiểu bậc thang Nguyên tắc sau: Chu trình biến đổi bắt đầu xung start xố đếm nhị phân n bit(n bit counter) Vì VO