Nghiên cứu và thiết kế mạch tích hợp khuếch đại công suất 35w cho các hệ thống

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA -o0o - NGUYỄN HỮU LUÂN NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TÍCH HỢP KHUẾCH ĐẠI CÔNG SUẤT 35W CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHZ Chuyên ngành: Kỹ thuật điện tử-viễn thông Mã Số: 8.52.02.08 LUẬN VĂN THẠC SĨ Tp Hồ chí minh, tháng năm 2020 Cơng trình hồn thành tại: Trường Đại học Bách Khoa – ĐHQG-HCM Cán hướng dẫn khoa học: TS Huỳnh Phú Minh Cường Cán chấm nhận xét 1: PGS TS Đỗ Hồng Tuấn Cán chấm nhận xét 2: TS Mai Linh Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 27 tháng năm 2020 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: Chủ tịch Hội đồng: GS.TS Lê Tiến Thường Thư ký hội đồng: TS Võ Quế Sơn Phản biện 1: PGS TS Đỗ Hồng Tuấn Phản biện 2: TS Mai Linh Ủy viên: PGS TS Võ Nguyễn Quốc Bảo Xác nhận Chủ tịch Hội đồng đánh giá LV Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chửa CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐIỆN-ĐIỆN TỬ ĐẠI HỌC QUỐC GIA TP.HCM CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC BÁCH KHOA Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên :Nguyễn Hữu Luân MSHV :1870380 Ngày, tháng, năm sinh : 27/05/1995 Nơi sinh : TP HCM: Chuyên ngành :Kỹ thuật viễn thông Mã số :8520208 I TÊN ĐỀ TÀI : NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TÍCH HỢP KHUẾCH ĐẠI CƠNG SUẤT 35W CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHZ II NHIỆM VỤ VÀ NỘI DUNG :  Nghiên cứu tìm hiểu ảnh hưởng ký sinh công nghệ III-V lên chất lượng tín hiệu  Nghiên cứu kĩ thuật mở rộng băng thơng mạch tích hợp khuếch đại công suất  Ứng dụng kĩ thuật nghiên cứu được, vào việc thiết kế mô mạch khuếch đại công suất băng thông rộng cho hệ thống thông tin sub-6GHz III NGÀY GIAO NHIỆM VỤ : 10/02/2020 IV NGÀY HOÀN THÀNH NHIỆM VỤ : 03/08/2020 V CÁN BỘ HƯỚNG DẪN :TS Huỳnh Phú Minh Cường Tp HCM, ngày 03 tháng 08 năm 2020 CÁN BỘ HƯỚNG DẪN CHỦ NHIỆM BỘ MÔN ĐÀO TẠO (Họ tên chữ ký) (Họ tên chữ ký) TRƯỞNG KHOA ĐIỆN-ĐIỆN TỬ (Họ tên chữ ký) LỜI CẢM ƠN I LỜI CẢM ƠN Để đến kết thúc luận văn này, đồng hành thầy thành viên RFICs lab Do lời cảm ơn đầu tiên, xin giành cho người thầy Huỳnh Phú Minh Cường, khơng nhờ dạy bảo thầy luận văn thiếu chiều sâu, cảm ơn thầy cho hội để học hỏi hồn thiện nghiên cứu mình, đồng hành thầy điều may mắn đáng trân trọng Quá trình đo đạc sử dụng trang thiết bị lab thực không nhờ anh Thành Vinh, anh Công em Kim, người hỗ trợ Cũng cảm ơn thành viên cịn lại RFICs lab, giúp đỡ hỗ trợ lúc khó khăn Ngồi xin dành lời cảm ơn cho tiến sĩ Sanghun Lee, người đồng ý giúp đỡ tape-out cho chip Đây may mắn vinh dự hợp tác làm việc chung nghiên cứu lần Tp Hồ Chí Minh, ngày 03 tháng năm 2020 Học viên Nguyễn Hữu Luân Nguyễn Hữu Luân TÓM TẮT LUẬN VĂN II TÓM TẮT LUẬN VĂN Các hệ thống thông tin triển khai đời sống thường hoạt động băng tần sub-6 GHz, ví dụ hệ thống wifi hoạt động băng tần 2.4 GHz GHz, hệ thống vệ tinh satelite hoạt động băng tần (2-4 GHz), hệ thống mạng di động (850/900 MHz, 1.8 GHz), hệ thống mạng 5G triển khai tới hoạt động băng tần 3.6-3.9 GHz Do nhu cầu thiết kế hệ thống phase array băng thông rộng cấp thiết Đứng trước yêu cầu tính cấp thiết đề tài, Luận văn thực thiết kế khối thành phần hệ thống phase-array hoàn chỉnh, bao gồm khối dịch pha, khối suy hao khối khuếch đại công suất Cả ba khối thiết kế sử dụng công nghệ GaAs 250nm GaN 450nm Khối suy hao có chức điều khiển biên độ tín hiệu, thơng qua việc đóng ngắt bit điều khiển Dựa nhu cầu hệ thống, khối suy hao cung cấp mức suy hao tối đa 31.5 dB, với độ mịn 0.5 dB Trong đóng góp tổn hao tín hiệu khơng q dB, nhiên để tối ưu hóa tổn hao độ lệch pha đánh đổi Các kĩ thuật bù pha ảnh hưởng từ ký sinh đánh giá, cân nhắc so sánh Cuối thiết kế mạch suy hao đưa chế tạo để kiểm chứng lý thuyết đưa Kết đo đạc phù hợp với kết mô Khối dịch pha có chức thay đổi pha tín hiệu, cung cấp độ dịch pha lớn 354.375𝑜 , với độ mịn 5.625𝑜 Ngược lại với khối suy hao, yêu cầu độ xác điều khiển pha đặt lên hàng đầu, nhiên tổn hao tín hiệu cần tối ưu tốt Tuy nhiên kĩ thuật điều khiển pha khơng thể đáp ứng u cầu độ xác vùng băng thơng rộng, thiết kế tách tối ưu hai vùng tần số khác Kết đo đạc phù hợp với kết mô Khối khuếch đại công suất băng thông rộng sử dụng kĩ thuật phân tán, cho phép băng thông mở rộng, mà giữ yêu cầu công suất lớn Tuy nhiên ảnh hưởng từ ký sinh từ công nghệ giới hạn khả hoạt động mạch khuếch đại cơng suất, cần đánh giá thay đổi để phù hợp Ngoài yêu cầu độ ổn định mạch khuếch đại cần phải đảm bảo, đánh đổi với độ lợi tồn hệ thống Kết mơ sau mô trường điện từ EM cho thấy mạch đạt u cầu cơng suất bão hịa ngõ vùng băng thơng rộng Thêm vào đó, khảo sát đánh giá khả tích hợp balun-on-chip dược đưa cho thấy giới hạn công suất ngõ băng thông balun Nguyễn Hữu Luân ABSTRACT III ABSTRACT The communication systems nowadays almost operate in sub-6 GHz band, such as the operating bandwidth of wifi is from 2.4-5 GHz, the satelite system operate from 2-4 GHz, the mobile communication system operate from 850 MHz to 1.8 GHz And recently, the 5G system operate from 3.5-3.9 GHz,… Then, the need of broadband design of phase array system for sub-6 GHz communication system is critical With the urgency of the broadband design, the dissertation concern on individual block, which are the basic components in phase array systems, included phase shifter, attenuator, and power amplifier The digital step attenuator (DSA) is the basic block in phase array system which control the amplitude The designed DSA can attenuate total of 31.5 dB with the step of 0.5 dB The most important in design of DSA is that the insertion loss is no more of dB, and also the phase error Then the phase compensation techniques is applied to the attenuator design are presented and compared Finally, the measured results show that the low insertion loss and wideband design are achieved, fitable with the simulation results Also the results show that comparable with the other attenuator’s products The digital phase shifter (DPS) is designed which has the maximum phase shift of 354.375𝑜 , with the step of 5.625𝑜 In the DPS design, the required of maximum phase error is critical Although the compensation technique is applied, the large of parasitic values cannot been fully controlled Then the proposed design is split into sub-bands All measured results shown that the fine of phase error, and reasonable of insertion loss Also the results show that the comparable with other products on market The wideband power amplifier using the technique of distrubuted amplifier to enhance the product of bandwidth gain Then the two single-ending PA is combined in differential, to achieved the 35W of saturated output power In the design of wideband PA, the limit of technology will hinder the gain and bandwidth Also the need of stability must be achieved in all condition of operating The requried of stability will trade-off with gain also Finally, the balun design is presented to survey and check the ability of integrated with PA Nguyễn Hữu Luân LỜI CAM ĐOAN IV LỜI CAM ĐOAN Tôi tên Nguyễn Hữu Luân học viên cao học chuyên ngành kĩ thuật Điện tử - Viễn Thơng, khóa 2018, Đại học Quốc gia thành phố Hồ Chí Minh – Trường Đại học Bách Khoa Tôi xin cam đoan nội dung sau thật: (i) Cơng trình nghiên cứu hồn tồn tơi thực hiện; (ii) Các tài liệu trích dẫn luận văn tham khảo từ nguồn thực tế, có uy tín độ xác cao; (iii) Các số liệu kết cơng trình tơi tự thực cách độc lập trung thực TP Hồ Chí Minh, ngày 03 tháng 08 năm 2020 Học viên Nguyễn Hữu Luân Nguyễn Hữu Luân MỤC LỤC V MỤC LỤC LỜI CẢM ƠN i TÓM TẮT LUẬN VĂN ii ABSTRACT iii LỜI CAM ĐOAN iv MỤC LỤC v DANH MỤC HÌNH viii DANH MỤC BẢNG xi DANH MỤC CÁC TỪ VIẾT TẮT xii Chương GIỚI THIỆU VÀ TỔNG QUAN ĐỀ TÀI 1.1 Bối cảnh công nghệ 1.2 Sự phát triển công nghệ vi mạch bán dẫn 1.3 Phạm vi nghiên cứu cấu trúc luận văn 1.3.1 Về phạm vi nghiên cứu 1.3.2 Về cấu trúc luận văn Chương PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz 2.1 Giới thiệu chung 2.2 Thiết kế mạch suy hao đa tầng cho hệ thống thông tin sub-6 GHz 2.2.1 Cơ sở lý thuyết yêu cầu kĩ thuật cho mạch suy hao đa tầng 2.2.2 Vấn đề lệch pha thiết kế khối suy hao 10 2.2.3 Vấn đề ký sinh layout mạch suy hao đa tầng 13 2.2.4 So sánh kết mô kết đo đạc 17 2.3 Phân tích, thiết kế mạch dịch pha đa tầng cho hệ thống thông tin sub-6 GHz 21 2.3.1 Cơ sở lý thuyết yêu cầu kĩ thuật cho mạch dịch pha đa tầng 21 2.3.2 Vấn đề đánh đổi phase error độ suy hao 25 2.3.3 So sánh kết mô đo đạc 30 2.4 Kết luận 33 Nguyễn Hữu Luân MỤC LỤC VI Chương PHÂN TÍCH VÀ THIẾT KẾ MẠCH KHUẾCH ĐẠI CÔNG SUẤT CHO HỆ THỐNG THÔNG TIN SUB-6 GHz 34 3.1 Giới thiệu chung 34 3.1.1 Các yếu tố giới hạn băng thông mạch khuếch đại 35 3.1.2 Các kiến trúc mạch khuếch đại cơng suất có băng thơng rộng 38 3.1.3 Lựa chọn kiến trúc thiết kế yêu cầu kĩ thuật 41 3.2 Cơ sở lý thuyết xây dựng mạch khuếch đại phân tán 43 3.2.1 Giới hạn theo lý thuyết mạch khuếch đại phân tán 43 3.2.2 Các đề xuất cải tiến thiết kế mạch khuếch đại phân tán 48 3.3 Thiết kế mạch khuếch đại công suất phân tán 35W 50 3.3.1 Vấn đề giới hạn đường dây truyền sóng 50 3.3.2 Vấn đề khả chịu dòng tối đa cuộn cảm 53 3.3.3 Vấn đề tính ổn định mạch khuếch đại cơng suất 55 3.3.4 Kết Layout post-layout mạch khuếch đại phân tán 59 3.3.5 Mạch khuếch đại công suất vi sai 63 3.3.6 Thiết kế tích hợp mạch Balun 65 3.4 Kết luận 70 Chương KẾT LUẬN 72 4.1 Tóm tắt kết luận chung 72 4.1.1 Những thách thức giải 72 4.1.2 Những đóng góp Luận văn 72 4.1.3 Những mặt hạn chế 73 4.2 Hướng phát triển 73 DANH MỤC CÁC CƠNG TRÌNH KHOA HỌC 75 TÀI LIỆU THAM KHẢO 76 PHỤ LỤC A PHÂN TÍCH TỔN HAO VÀ ĐỘ LỆCH PHA CỦA CÁC CÁCH MẮC CƠ BẢN 81 A.1 Linh kiện mắc dạng nối tiếp 81 A.1.1 Với Z tụ C 81 A.1.2 Với Z cuộn L 82 A.2 Linh kiện mắc dạng Shunt 82 A.2.1 Với Y tụ C 82 Nguyễn Hữu Luân MỤC LỤC VII A.2.2 Với Y cuộn L 83 A.3 Ghép linh kiện trở mạch suy hao loại π/T 84 PHỤ LỤC B MẠCH KHUẾCH ĐẠI PHÂN TÁN 87 B.1 Phân tích đặc tính đường dây truyền sóng nhân tạo 87 B.1.1 Đường dây gate-line 87 B.1.1.1 Trở kháng đặc tính 𝑍𝑔 87 B.1.1.2 Hằng số lan truyền 𝜸𝑮 88 B.1.1.3 Băng thông 𝝎𝑮 88 B.1.2 Đường dây drain-line 89 B.1.2.1 Trở kháng đặc tính 𝑍𝑑 89 B.1.2.2 Hằng số lan truyền 𝜸𝒅 90 B.2 Phân tích tín hiệu áp đường dây Gate Line 91 B.2.1 Tín hiệu áp vào tầng 91 B.2.2 Tín hiệu áp vào linh kiện 91 B.2.3 Điều kiện q 92 B.2.4 Tóm tắt đặc tính áp đường gate-line 92 B.3 Phân tích tín hiệu dịng đường Drain Line 92 B.3.1 Dòng ngõ FET (𝐼𝑘) 92 B.3.2 Tín hiệu dịng ngõ tầng 𝐼𝑜𝑢𝑡(𝑘) 93 B.3.3 Tóm tắt đặc tính dịng đường drain-line 94 B.4 Công suất phản xạ công suất tới 95 Tín hiệu dịng bị phản xạ 95 B.4.1 Tín hiệu dịng truyền tới 96 B.5 Bảng tổng kết 97 LÝ LỊCH TRÍCH NGANG 99 Nguyễn Hữu Luân Phụ lục 85 { 𝑉1 = 𝐼2 (𝐴𝑍0 + 𝐵) → 𝐴𝑡𝑡𝑒𝑛 = 20 log(𝐶𝑍0 + 𝐷) 𝐼1 = 𝐼2 (𝐶𝑍0 + 𝐷) 𝑍𝑖𝑛 = Γ𝑖𝑛 = 𝑉1 𝐴𝑍0 + 𝐵 = 𝐼1 𝐶𝑍0 + 𝐷 𝐵 𝐴 + 𝑍 − 𝐶𝑍𝑜 − 𝐷 =0→𝐴+ 𝐵 𝐴 + 𝑍 + 𝐶𝑍𝑜 + 𝐷 (70) (71) 𝐵 = 𝐶𝑍𝑜 + 𝐷 𝑍0 (72) Từ (69) (72), cặp giá trị 𝑅1 𝑅2 tính toán sau cho mạng T: → 𝑅1 𝑅1 𝑅1 + + (𝑅1 + 𝑅1 (1 + )) = 𝑍0 + +1 𝑅2 𝑍0 𝑅2 𝑅2 𝑅2 → 𝑅2 = 𝑍02 − 𝑅12 2𝑅1 (73) (74) Độ suy hao từ (70) viết lại sau 𝑅1 → 𝐴𝑡𝑡𝑒𝑛𝑑𝐵 = 20 log ( 𝑍0 + + 1) 𝑅2 𝑅2 → 𝐴𝑡𝑡𝑒𝑛𝑑𝐵 = 20 log ( 𝑅1 + 1) 𝑍0 + − 𝑅1 𝑍0 − 𝑅12 2𝑅1 2𝑅1 𝑍02 → 𝐴𝑡𝑡𝑒𝑛𝑑𝐵 = 20 log ( → 10 𝐴𝑡𝑡𝑒𝑛𝑑𝐵 20 =𝐴= (75) 𝑍0 + 𝑅1 ) 𝑍0 − 𝑅1 (76) (77) 𝑍0 + 𝑅1 𝐴−1 → 𝑅1 = 𝑍0 ⋅ 𝑍0 − 𝑅1 𝐴+1 (78) Tương tự cho mạch mạng 𝜋 𝑅2 = 2𝑅1 𝑍02 𝑅12 − 𝑍02 (79) 𝐴+1 𝐴−1 (80) 𝑅1 = 𝑍0 Kết giá trị 𝑅1 , 𝑅2 tóm tắt bảng sau Bảng A-2 tóm tắt thơng số thiết kế cho mạng trở 𝛑/𝐓 Mạng 𝜋 𝑅1 (Ω) Nguyễn Hữu Luân 𝑍0 𝐴+1 𝐴−1 Mạng 𝑇 𝑍0 𝐴−1 𝐴+1 Phụ lục Với 𝐴 = 10 86 𝑅2 (Ω) 2𝑅1 𝑍02 𝑅12 − 𝑍02 𝑍02 − 𝑅12 2𝑅1 Độ suy hao (dB) 𝑅1 + 𝑍0 20 log ( ) 𝑅1 − 𝑍0 𝑍0 + 𝑅1 20 log ( ) 𝑍0 − 𝑅1 𝐴𝑡𝑡𝑒𝑛𝑑𝐵 20 Nguyễn Hữu Luân Phụ lục 87 PHỤ LỤC B MẠCH KHUẾCH ĐẠI PHÂN TÁN Nội dung phụ lục làm rõ phương trình đưa Chương B.1 Phân tích đặc tính đường dây truyền sóng nhân tạo B.1.1 Đường dây gate-line section Rg*lg Lg unit Cg unit Cgs/lg Hình B-1 Cấu trúc đơn vị đường dây gate-line B.1.1.1 Trở kháng đặc tính 𝑍𝑔 Cấu trúc đơn vị đường dây gate line Hình B-1 phân tách thành thành ̃ định nghĩa thành phần điện cảm đơn vị phần nối tiếp 𝑍 shunt 𝑌 sau Với 𝐿𝑔 𝐿𝑢𝑛𝑖𝑡 , 𝑙𝑔 chiều dài đường dây gate-line 𝑍 = 𝑗𝜔𝐿̃𝑔 ̃ 𝑌 = 𝑌̃ 𝐶𝐺 + 𝑌𝑅 𝑛𝑡 𝐶𝑔𝑠 = 𝑗𝜔𝐶𝑔 + ̃𝑔 + → 𝑌 = 𝑗𝜔𝐶 ⋅ 𝑙𝑔 𝑅 1 𝑅𝑔𝑠 𝑙𝑔 + 𝑗𝜔𝐶 𝑔𝑠 𝑙𝑔 𝑔𝑠 (81) + 𝑗𝜔𝐶 ̃𝑔 + = 𝑗𝜔𝐶 𝑙𝑔 𝑅𝑔𝑠 𝑙𝑔 + 𝑗𝜔𝐶 (82) 𝑔𝑠 ̃𝑔 + = 𝑗𝜔𝐶 𝑗𝜔𝐶𝑔𝑠 ⋅ 𝑙𝑔 + 𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 (83) 𝑔𝑠 Từ (81) (83), trở kháng đặc tính đường dây gate-line có dạng sau: 𝑍 𝑍𝐺 = √ = √ 𝑌 𝑗𝜔𝐿̃𝑔 𝑗𝜔𝐶𝑔𝑠 ̃𝑔 + ⋅ 𝑗𝜔𝐶 𝑙𝑔 + 𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 → 𝑍𝐺 = √ Nguyễn Hữu Luân =√ ̃𝑔 𝐿 𝐶𝑔𝑠 ̃𝑔 + ⋅ 𝐶 𝑙𝑔 + 𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 ̃𝑔 𝑙𝑔 𝐿 𝐿𝑔 = 𝐶𝑔𝑠 𝐶𝑔𝑠 √ ̃𝑔 𝑙𝑔 + 𝐶 𝐶 + 𝑔 + 𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 + 𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 (84) (85) Phụ lục 88 B.1.1.2 Hằng số lan truyền 𝜸𝑮 Hằng số lan truyền định nghĩa sau: ̃𝑔 + ̃𝑔 (𝑗𝜔𝐶 𝛾𝐺 = 𝛼𝐺 + 𝑗𝛽𝐺 = √𝑍𝑌 = √𝑗𝜔𝐿 → 𝛾𝐺 = 𝑗𝜔𝐶𝑔𝑠 ⋅ ) 𝑙𝑔 + 𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 𝑗𝜔𝐶𝑔𝑠 ̃𝑔 𝑙𝐺 + ̃𝑔 𝑙𝐺 (𝑗𝜔𝐶 √𝑗𝜔𝐿 ) 𝑙𝐺 + 𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 (𝑗𝜔)3 𝐿𝐺 𝑅𝑔𝑠 𝐶𝑔𝑠 𝐿𝐺 𝐶𝑔𝑠 → 𝛾𝐺 = √(𝑗𝜔) (𝐿𝐺 𝐶𝐺 + )− 𝐶2 𝐶2 𝑙𝐺 + 𝜔 𝑅𝑔𝑠 + 𝜔 𝑅𝑔𝑠 𝑔𝑠 𝑔𝑠 1 (86) (87) (88) Sử dụng gần (𝑎 + 𝑏)1/2 = 𝑎2 + 𝑎 −2 𝑏, 𝐿𝐺 𝑅𝑔𝑠 𝐶𝑔𝑠 𝐶2 + 𝜔 𝑅𝑔𝑠 𝑔𝑠 → 𝛾𝐺 = → 𝛾𝐺 = 𝐶𝑔𝑠 𝑗𝜔 𝜔 √𝐿𝐺 (𝐶𝐺 + )+ 2 𝑙𝐺 + 𝜔 𝑅𝑔𝑠 𝐶𝑔𝑠 2𝑙𝐺 𝑅𝑔𝑠 𝐶𝑔𝑠 𝜔2 𝐶2 √ 2𝑙𝐺 + 𝜔 𝑅𝑔𝑠 𝑔𝑠 Với 𝑍𝐺 = √ 𝐶𝑔 + 𝐿𝑔 𝐶𝑔𝑠 √𝐿𝐺 (𝐶𝐺 + 𝐶2 ) + 𝜔 𝑅𝑔𝑠 𝑔𝑠 𝐶𝑔𝑠 𝐿𝐺 𝑗𝜔 + √𝐿𝐺 (𝐶𝐺 + ) 𝐶2 𝐶𝑔𝑠 𝑙𝐺 + 𝜔 𝑅𝑔𝑠 𝑔𝑠 𝐶𝐺 + 𝐶2 + 𝜔 𝑅𝑔𝑠 𝑔𝑠 (89) (90) 2 and gần 𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 ≪ → + 𝜔2 𝑅𝑔𝑠 𝐶𝑔𝑠 ≈ 𝐶𝑔𝑠 1+𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 → 𝛾𝐺 = 𝜔2 𝑅𝑔𝑠 𝐶𝑔𝑠 𝑍𝑔 𝑗𝜔 + √𝐿𝐺 (𝐶𝐺 + 𝐶𝑔𝑠 ) 2𝑙𝐺 𝑙𝐺 (91) Từ (91), thành phần gây tổn hao lệch pha có dạng sau 𝜔2 𝑅𝑔𝑠 𝐶𝑔𝑠 𝑍𝑔 𝐿𝑜𝑠𝑠 𝐶𝑜𝑛𝑡𝑟𝑖𝑏𝑢𝑡𝑒 𝑜𝑓 𝑔𝑎𝑡𝑒 𝑙𝑖𝑛𝑒 = 2𝑙𝐺 𝑃ℎ𝑎𝑠𝑒 𝑐𝑜𝑛𝑡𝑟𝑖𝑏𝑢𝑡𝑒 (𝑟𝑎𝑑) 𝑜𝑓 𝑔𝑎𝑡𝑒 𝑙𝑖𝑛𝑒 = B.1.1.3 Băng thông 𝝎𝑮 Băng thông 𝝎𝑮 định nghĩa sau Nguyễn Hữu Luân 𝜔 √𝐿𝐺 (𝐶𝐺 + 𝐶𝑔𝑠 ) 𝑙𝐺 (92) (93) Phụ lục 89 𝜔𝐺 = √𝐿𝑔 (𝐶𝑔 + ≈ 𝐶𝑔𝑠 + 𝑗𝜔𝑅𝑔𝑠 𝐶𝑔𝑠 ) (94) √𝐿𝑔 (𝐶𝑔 + 𝐶𝑔𝑠 ) Với xuất tụ series 𝐶𝑠 = 𝑞𝐶𝑔𝑠 , từ (95), khiến cho băng thông đường gate-line tăng lên √1 + 𝑞 𝜔𝐺′ = ≈ 2√1 + 𝑞 √𝐿𝑔 𝐶𝑔𝑠 || = 𝜔𝐺 √1 + 𝑞 (95) 𝐶𝑔 ≪𝐶𝑔𝑠 𝐶𝑔𝑠 √𝐿𝑔 (𝐶𝑔 + 1) 1+𝑞 B.1.2 Đường dây drain-line section Rd*ld Cd unit Ld unit Cds/ld B.1.2.1 Trở kháng đặc tính 𝑍𝑑 Tương tự với đường dây gate-line 𝑍 = 𝑗𝜔𝐿̃𝑑 (96) 𝑗𝜔𝐶𝑑𝑠 𝑗𝜔(𝐶𝑑 + 𝐶𝑑𝑠 ) + 𝑅𝑑𝑠 ̃𝑑 + 𝑌 = 𝑗𝜔𝐶 + = 𝑅𝑑𝑠 𝑙𝐷 𝑙𝑑 𝑙𝑑 (97) Từ (96) (97) trở kháng đặc tính đường dây drain-line có dạng sau: 𝑗𝜔𝐿𝑑 𝑙𝑑 𝑍 𝑗𝜔𝐿̃𝑑 𝑍𝐷 = √ = = 𝑌 √ 𝑗𝜔(𝐶 + 𝐶 ) + 𝑑 𝑑𝑠 𝑅 𝑙𝑑 𝑗𝜔(𝐶𝑑 + 𝐶𝑑𝑠 ) + 𝑅 𝑑𝑠 √ Nếu 𝑅𝑑𝑠 đủ lớn (98) viết lại sau Nguyễn Hữu Luân 𝑙𝑑 𝑑𝑠 =√ 𝐿𝑑 𝐶𝑑 + 𝐶𝑑𝑠 + 𝑗𝜔𝑅 𝑑𝑠 (98) Phụ lục 90 → 𝑍𝐷 = √ 𝐿𝑑 𝐶𝑑 + 𝐶𝑑𝑠 + 𝑗𝜔𝑅 ≈√ 𝐿𝑑 𝐶𝑑 + 𝐶𝑑𝑠 (99) 𝑑𝑠 B.1.2.2 Hằng số lan truyền 𝜸𝒅 Hằng số lan truyền 𝛾𝑑 định nghĩa sau ̃𝑑 + 𝛾𝐷 = √𝑍𝑌 = √𝑗𝜔𝐿̃𝑑 (𝑗𝜔𝐶 𝑅𝑑𝑠 𝑙𝐷 1 + 𝑗𝜔𝐶𝑑𝑠 𝑗𝜔𝐿𝑑 ) = √(𝑗𝜔)2 𝐿𝑑 (𝐶𝑑 + 𝐶𝐷𝑆 ) + 𝑙𝑑 𝑙𝑑 𝑅𝑑𝑠 (100) Sử dụng gần (𝑎 + 𝑏)1/2 = 𝑎2 + 𝑎 −2 𝑏 → 𝛾𝐷 = 1 𝑗𝜔𝐿𝑑 (𝑗𝜔√𝐿𝑑 (𝐶𝑑 + 𝐶𝐷𝑆 ) + ⋅ ) 𝑙𝑑 𝑗𝜔√𝐿𝑑 (𝐶𝑑 + 𝐶𝐷𝑆 ) 2𝑅𝑑𝑠 (101) 𝐿𝑑 𝑗𝜔√𝐿𝑑 (𝐶𝑑 + 𝐶𝐷𝑆 ) √ + 2𝑅𝑑𝑠 𝐶𝑑 + 𝐶𝐷𝑆 𝑙𝑑 (102) → 𝛾𝐷 = 𝐿 𝑑 Với 𝑍𝐷 = √ 𝐶𝑑 +𝐶𝑑𝑠 + 𝑗𝜔𝑅𝑑𝑠 , (102) viết lại sau → 𝛾𝐷 = 𝑍𝐷 𝑗𝜔√𝐿𝑑 (𝐶𝑑 + 𝐶𝐷𝑆 ) + 2𝑅𝑑𝑠 𝑙𝑑 (103) Bảng B-1 Tóm tắt đặc tính đường dây nhân tạo gate-line drain-line Gate Line 𝑍𝐺 = 𝑍𝑜 𝐶𝑔 + √ Drain Line 𝐿𝑔 𝑞𝐶𝑔𝑠 1+𝑞 𝑍𝐷 = √ 𝑞𝐶𝑔𝑠 + 𝑗𝜔𝑅𝑔𝑠 + 𝑞 𝐿𝑑 𝐶𝑑 + 𝐶𝑑𝑠 + 𝑗𝜔𝑅 𝑑𝑠 2 𝛾 = 𝛼 + 𝑗𝛽 𝜔 𝑅𝑔𝑠 𝑍𝑔 𝐶𝑔𝑠 𝐶𝑔𝑠 ( ) + 𝑗𝜔√𝐿𝐺 (𝐶𝐺 + ) 1 2𝑙𝐺 1+𝑞 1+𝑞 𝛾𝐷 = 𝑍𝐷 𝑗𝜔√𝐿𝑑 (𝐶𝑑 + 𝐶𝐷𝑆 ) + 2𝑅𝑑𝑠 𝑙𝑑 2 𝛼⋅𝑙 Nguyễn Hữu Luân 𝜔 𝑅𝑔𝑠 𝑍𝑔 𝐶𝑔𝑠 ( ) 1+𝑞 𝑍𝐷 2𝑅𝑑𝑠 Phụ lục 91 𝛽⋅𝑙 𝜔√𝐿𝐺 (𝐶𝐺 + 𝐶𝑔𝑠 ) 1+𝑞 𝜔√𝐿𝑑 (𝐶𝑑 + 𝐶𝐷𝑆 ) 𝜔 𝐶𝑔𝑠 √𝐿𝐺 (𝐶𝐺 + 1) 1+𝑞 √𝐿𝑑 (𝐶𝑑 + 𝐶𝐷𝑆 ) B.2 Phân tích tín hiệu áp đường dây Gate Line B.2.1 Tín hiệu áp vào tầng Zd1,ld1 I1 Cds2 Rds1 Cgs2 Cgs1 Vgs1 Rgs1 Ik-1 Cds3 Rds3 Zd(k),ld(k) Ik Cds(k-1) Rds(k-1) IN-1 Ik+1 Cds(k) Cgs(k-1) Cgs3 Rds(k) Cgs(k) Cds(k+1) RF output Zd(N-1),ld(N-1) Zd(k+1),ld(k+1) IN Cds(N-1) Rds(k+1) Rds(N-1) Cgs(N-1) Cgs(k+1) Zd(N),ld(N) Cds(N) Vgs2 Vgs3 Vgs(k-1) Vgs(k) Vgs(k+1) Vgs(N-1) Vgs(N) Rgs3 Rgs(k-1) Rgs(k) Rgs(k+1) Rgs(N-1) Rgs(N) Cs(k) Cs(k+1) Cs(N-1) Cs(N) Cs2 Vg2 Zg2,lg2 Cs(k-1) Cs3 Vg3 Zg3,lg3 Vg(k-1) Zg(k-1),lg(k-1) Vg(k) Zg(k),lg(k) Vg(k+1) Zg(k+1),lg(k+1) Vg(k) Zg(k),lg(k) Rds(N) Cgs(N) Rgs2 Cs1 Zg1,lg1 Rds2 Zd(k-1),ld(k-1) Zd3,ld3 I3 I2 Cds1 Vin Vg1 RF input Zd2,ld2 Zg Vg(k+1) Zg(k+1),lg(k+1) Hình B-2 Sơ đồ cấu hình tổng quát mạch phân tán Tín hiệu áp ngõ vào RF lan truyền đường gây gate-line, qua tầng bị tổn hao phần lệch pha Bảng B-2 bên trình bày điện áp vào tầng Bảng B-2 Điện áp vào tầng Điện áp vào tầng 𝑉𝑔1 𝑉𝑔1 = 𝑉𝑖𝑛 Điện áp vào tầng 𝑉𝑔2 𝑉𝑔2 = 𝑉𝑔1 𝑒 −𝛾𝑔1 𝑙𝑔1 = 𝑉𝑖𝑛 𝑒 −𝛾𝑔1 𝑙𝑔1 Điện áp vào tầng 𝑉𝑔3 𝑉𝑔3 = 𝑉𝑔2 𝑒 −𝛾2 𝑙2 = 𝑉𝑖𝑛 𝑒 −𝛾𝑔1 𝑙𝑔1 𝑒 −𝛾2𝑙2 = 𝑉𝑖𝑛 𝑒 −𝛾1 𝑙1 −𝛾2 𝑙2 Điện áp vào tầng n 𝑉𝑔(𝑛) 𝑉𝑔(𝑁) = 𝑉𝑖𝑛 𝑒 − ∑𝑖=1 𝛾𝑔𝑖 𝑙𝑔𝑖 Điện áp vào tầng k 𝑉𝑔(𝑛) 𝑉𝑔(𝑘) = 𝑉𝑖𝑛 𝑒 − ∑𝑖=1 𝛾𝑔𝑖 𝑙𝑔𝑖 𝑁 𝑘−1 B.2.2 Tín hiệu áp vào linh kiện Sử dụng định lý chia áp, điện áp vào linh kiện khuếch đại có dạng sau Nguyễn Hữu Luân Phụ lục 92 𝑘−1 → 𝑉𝑔𝑠(𝑘) = 𝑉𝑖𝑛 𝑒 − ∑𝑖=1 𝛾𝑔𝑖 𝑙𝑔𝑖 𝐶𝑔𝑠(𝑘) 1+ 𝐶 + 𝑗𝜔𝐶𝑔𝑠(𝑘) 𝑅𝑔𝑠(𝑘) 𝑠(𝑘) ≈ 𝑉𝑖𝑛 𝑘−1 1+𝑞 𝑘 𝑘−1 𝑒 − ∑𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 ⋅ 𝑒 −𝑗 ∑𝑖=1 𝛽𝑔𝑖 𝑙𝑔𝑖 (104) B.2.3 Điều kiện q Do tín hiệu áp vào tầng bị tổn hao đi, u cầu tín hiệu áp vào linh kiện cần để tối ưu hóa đặc tính khuếch đại tầng 𝑉𝑖𝑛 𝑉𝑔𝑠(𝑘−1) = 𝑉𝑔𝑠(𝑘) → 1+𝑞 𝑘−2 𝑒 − ∑𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 = 𝑘−1 1+𝑞 𝑘−2 → 𝑒 − ∑𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 𝑒 − ∑𝑘−1 𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 𝑘−1 = 1+𝑞 →1+ 𝑉𝑖𝑛 1+𝑞 𝑘 𝑘−1 𝑒 − ∑𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 1 = (1 + ) 𝑒 −𝛼𝑔(𝑘−1)𝑙𝑔(𝑘−1) 𝑞𝑘 𝑞𝑘−1 (105) (106) 𝑘 Sử dụng qui nạp, (106) viết lại theo hệ số 𝑞1 1+ 1 𝑘−1 = (1 + ) 𝑒 − ∑𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 𝑞𝑘 𝑞1 (107) B.2.4 Tóm tắt đặc tính áp đường gate-line Các đặc tính áp đường gate-line trình bày lại sau Bảng B-3 Tóm tắt đặc tính áp đường gate-line Equation 𝒌−𝟏 𝒌−𝟏 Tín hiệu áp vào tầng 𝑽𝒈(𝒌) = [𝑽𝒊𝒏 𝒆− ∑𝒊=𝟏 𝜶𝒈𝒊 𝒍𝒈𝒊 ] ⋅ 𝒆−𝒋 ∑𝒊=𝟏 𝜷𝒈𝒊 𝒍𝒈𝒊 Tín hiệu áp vào FET 𝑽𝒊𝒏 − ∑𝒌−𝟏 𝜶 𝒍 𝒌−𝟏 𝑽𝒈𝒔(𝒌) = [ 𝒆 𝒊=𝟏 𝒈𝒊 𝒈𝒊 ] ⋅ 𝒆−𝒋 ∑𝒊=𝟏 𝜷𝒈𝒊 𝒍𝒈𝒊 𝟏 𝟏+𝒒 𝒌 Điều kiện q để cân tín hiệu áp FET 𝟏+ 𝟏 𝟏 𝒌−𝟏 = (𝟏 + ) 𝒆− ∑𝒊=𝟏 𝜶𝒈𝒊 𝒍𝒈𝒊 𝒒𝒌 𝒒𝟏 B.3 Phân tích tín hiệu dịng đường Drain Line B.3.1 Dòng ngõ FET (𝐼𝑘 ) Xét tín hiệu dịng tầng khuếch đại thứ k, nguồn dịng 𝐼𝑘 định nghĩa sau 𝐼𝑘 = Nguyễn Hữu Luân 𝑔𝑚(𝑘) 𝑉𝑖𝑛 𝐶𝑔𝑠(𝑘) 1+ 𝐶 + 𝑗𝜔𝐶𝑔𝑠(𝑘) 𝑅𝑔𝑠(𝑘) 𝑠(𝑘) 𝑘−1 𝑒 − ∑𝑖=1 𝛾𝑔𝑖 𝑙𝑔𝑖 (108) Phụ lục 93 𝐼𝑘 ≈ 𝑔𝑚 𝑉𝑖𝑛 ⋅ ⏟ 𝑎𝑘 𝑘−1 1+𝑞 𝑘−1 ⋅ 𝑒 − ∑𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 ⋅ ⏟ 𝑒 −𝑗 ∑𝑖=1 𝛽𝑔𝑖 𝑙𝑔𝑖 (109) 𝑃ℎ𝑎𝑠𝑒 𝑘 𝑀𝑎𝑔𝑛𝑖𝑡𝑢𝑑𝑒 Áp dụng điều kiện q (107), dòng 𝐼𝑘 viết lại sau 𝐼𝑘 = 𝑔𝑚 𝑉𝑖𝑛 ⋅ ⏟ 𝑎𝑘 (1 + 𝑞 ) 𝑒 𝑘−1 − ∑𝑘−1 𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 𝑘−1 ⋅ 𝑒 − ∑𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 ⋅ ⏟ 𝑒 −𝑗 ∑𝑖=1 𝛽𝑔𝑖 𝑙𝑔𝑖 𝑃ℎ𝑎𝑠𝑒 (110) 𝑀𝑎𝑔𝑛𝑖𝑡𝑢𝑑𝑒 → 𝐼𝑘 = 𝑔𝑚 𝑉𝑖𝑛 𝑎𝑘 −𝑗 ∑𝑘−1 𝛽 𝑙 𝑖=1 𝑔𝑖 𝑔𝑖 ⋅⏟ 𝑒 𝑃ℎ𝑎𝑠𝑒 1+ ⏟ 𝑞1 (111) 𝑀𝑎𝑔𝑛𝑖𝑡𝑢𝑑𝑒 B.3.2 Tín hiệu dịng ngõ tầng (𝐼𝑜𝑢𝑡 (𝑘)) Tín hiệu dịng ngõ tầng có dạng sau: → 𝐼𝑜𝑢𝑡1 = 𝐼1 𝑒 −𝛾𝑑(1)𝑙𝑑(1) = 𝑔𝑚 𝑉𝑖𝑛 𝑎𝑘 −𝛼 𝑙 ⋅ 𝑒 𝑑(1) 𝑑(1) ⋅ ⏟ 𝑒 −𝑗𝛽𝑑(1)𝑙𝑑(1) 𝑃ℎ𝑎𝑠𝑒 1+ ⏟ 𝑞1 (112) 𝑀𝑎𝑔𝑛𝑖𝑡𝑢𝑑𝑒 Tương ứng tín hiệu dịng ngõ tầng hai có dạng sau −𝛾𝑑(1) 𝑙𝑑(1) −𝛾𝑑(2) 𝑙𝑑(2) 𝐼𝑜𝑢𝑡2 = 𝐼⏟ 𝑒 + 1𝑒 𝐶𝑢𝑟𝑟𝑒𝑛𝑡 𝐹𝑟𝑜𝑚 𝑠𝑡𝑎𝑔𝑒 → 𝐼𝑜𝑢𝑡2 = −𝛾𝑑(2) 𝑙𝑑(2) 𝐼⏟ 2𝑒 𝐶𝑢𝑟𝑟𝑒𝑛𝑡 𝐹𝑟𝑜𝑚 𝑠𝑡𝑎𝑔𝑒 (113) 𝑎1 𝑔𝑚 𝑉𝑖𝑛 −𝛼 𝑙 −𝛼 𝑙 ⋅ 𝑒 𝑑(1) 𝑑(1) 𝑑(2) 𝑑(2) ⋅ ⏟ 𝑒 −𝑗𝛽𝑑(1)𝑙𝑑(1)−𝑗𝛽𝑑(2)𝑙𝑑(2) 𝑃ℎ𝑎𝑠𝑒 𝑓𝑟𝑜𝑚 𝑠𝑡𝑎𝑔𝑒 1+ ⏟ 𝑞1 𝑀𝑎𝑔𝑛𝑖𝑡𝑢𝑑𝑒 𝑓𝑟𝑜𝑚 𝑠𝑡𝑎𝑔𝑒 𝑎2 𝑔𝑚 𝑉𝑖𝑛 −𝛼 𝑙 + ⋅ 𝑒 𝑑(2) 𝑑(2) ⋅ ⏟ 𝑒 −𝑗𝛽𝑔(1)𝑙𝑔(1)−𝑗𝛽𝑑(2)𝑙𝑑(2) 𝑃ℎ𝑎𝑠𝑒 𝑓𝑟𝑜𝑚 𝑠𝑡𝑎𝑔𝑒 1+ ⏟ 𝑞1 (114) 𝑀𝑎𝑔𝑛𝑖𝑡𝑢𝑑𝑒 𝑓𝑟𝑜𝑚 𝑠𝑡𝑎𝑔𝑒 Sử dụng tính qui nạp, tín hiệu dịng ngõ tầng thứ k, có dạng sau 𝑘 𝑘 𝐼𝑜𝑢𝑡(𝑘) = ∑ 𝐼𝑚 𝑒 − ∑𝑖=𝑚 𝛾𝑑(𝑖)𝑙𝑑(𝑖) (115) 𝑚=1 𝑘 → 𝐼𝑜𝑢𝑡(𝐾) 𝐾 𝐾 ∑ −𝑗(∑𝑚−1 𝑔𝑚 𝑉𝑖𝑛 𝑖=1 𝛽𝑔(𝑖) 𝑙𝑔(𝑖) +∑𝑖=𝑚 𝛽𝑑(𝑖) 𝑙𝑑(𝑖) ) 𝑎 ⏟ 𝑒 − 𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) ⏟ = ∑( 𝑚 ⋅𝑒 ) 𝑀𝑎𝑔𝑛𝑖𝑡𝑢𝑑𝑒 𝑃ℎ𝑎𝑠𝑒 + 𝑞 𝑚=1 Nguyễn Hữu Ln (116) Phụ lục 94 Tín hiệu dịng ngõ tầng (116) cho thấy thành phần phase tín hiệu ngõ bao gồm từ đóng góp đường gate-line drain-line Để dịng tầng pha với nhau, pha đóng góp hai đường gate-line drain line phải Do điều kiện pha sau 𝛽𝑔(𝑘) 𝑙𝑔(𝑘) = 𝛽𝑑(𝑘) 𝑙𝑑(𝑘) ∀𝑘 (117) Áp dụng điều kiện pha , phương trình tín hiệu dịng (116) viết lại sau 𝑘 → 𝐼𝑜𝑢𝑡(𝐾) 𝑔𝑚 𝑉𝑖𝑛 𝐾 ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) ) −𝑗 ∑𝐾𝑖=1 𝛽𝑑(𝑖)𝑙𝑑(𝑖) 𝑒 = + 𝑚=1 ⋅⏟ ⏟ 𝑞1 𝑃ℎ𝑎𝑠𝑒 𝑀𝑎𝑔𝑛𝑖𝑡𝑢𝑑𝑒 Tín hiệu dịng ngõ tầng thứ k (118) tập hợp dòng ngõ k-1 tầng phía trước tầng thứ k Trong độ lớn dịng đóng góp k-1 tầng phía trước khơng giống nhau, với dịng đóng góp tầng qua nhiều thành phần tổn hao đường drainline hơn, nên có đóng góp dịng tạo từ tầng k có đóng góp cao Điều dẫn đến, số tầng nhiều thì, dịng đóng góp tầng ngõ cuối khơng đáng kể, bị triệt tổn hao đường drain-line B.3.3 Tóm tắt đặc tính dịng đường drain-line Tóm tắt tín hiêu dịng ngõ đường drain-line Bảng B-4 Bảng B-4 tóm tắt tín hiệu dòng đường drain-line Equation Current output of Ik = each FET Current output of each Stage Phase Condition Nguyễn Hữu Luân 𝑔𝑚 𝑉𝑖𝑛 𝑎𝑘 −𝑗 ∑𝑘−1 𝛽 𝑙 𝑖=1 𝑔𝑖 𝑔𝑖 ⋅𝑒 (1 + 𝑞 ) 𝑘 𝐼𝑜𝑢𝑡(𝐾) 𝑔𝑚 𝑉𝑖𝑛 𝐾 𝐾 = ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖) 𝑙𝑑(𝑖) ) ⋅ 𝑒 −𝑗(∑𝑖=1 𝛽𝑑(𝑖)𝑙𝑑(𝑖)) 1 + 𝑞 𝑚=1 βg(k) lg(k) = βd(k) ld(k) ∀k (118) Phụ lục 95 B.4 Công suất phản xạ công suất tới Zd(k-1), ld(k-1) I out(k-1) Vk-1 Zd(k), Iout(k-1) Vk I out(k) Ik-1 Rds(k-1) I out(k+1) Ik+1 Cds(k) Cgs(k-1) ld(k+1) Iout(k+1) Vk+1 Ik Cds(k-1) Zd(k+1), ld(k) Iout(k) Rds(k) Cgs(k) Cds(k+1) Rds(k+1) Cgs(k+1) Vgs(k-1) Vgs(k) Vgs(k+1) Rgs(k-1) Rgs(k) Rgs(k+1) Cs(k) Cs(k+1) Cs(k-1) Vg(k-1) Zg(k-1),lg(k-1) Vg(k) Zg(k),lg(k) Vg(k+1) Zg(k+1),lg(k+1) Hình B-3 Sơ đồ dịng phản xạ dịng tới Tín hiệu dòng FET đường ranh giới chia làm hai nhánh nhánh k-1 nhánh k, có độ lớn sau: 𝑏𝑘 𝐼 𝑏𝑘 + 𝑏𝑘−1 𝑘 𝑏𝑘−1 𝐼 𝑏𝑘 + 𝑏𝑘−1 𝑘 (119) Trong dịng tầng đường ranh giới bị tách làm hai phần phần phản xạ phần truyền tới (1 − Γ𝑘−1 )𝐼𝑜𝑢𝑡(𝑘−1) Γ𝑘 𝐼𝑜𝑢𝑡(𝑘−1) (120) Để đạt điều kiện mạch khuếch đại công suất phân tán, tín hiệu dịng phản xạ phải bị triệt tiêu tín hiệu dịng tới phải tổ hợp (n-1) tầng phía trước Tín hiệu dịng bị phản xạ u cầu tín hiệu dịng phản xạ bị triệt tiêu thể (121) Γ𝑘 𝑖𝑜𝑢𝑡(𝑘−1) + 𝑏𝑘 𝐼 =0 𝑏𝑘 + 𝑏𝑘−1 𝑘 (121) 𝑘−1 𝑏𝑘 − 𝑏𝑘−1 𝑔𝑚 𝑉𝑖𝑛 𝑏𝑘 𝑔𝑚 𝑉𝑖𝑛 𝑎𝑘 −𝑗 ∑𝑘−1 𝛽 𝑙 𝑘−1 𝑖=1 𝑔𝑖 𝑔𝑖 → [ ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛾𝑑(𝑖) 𝑙𝑑(𝑖) )] + 𝑒 𝑏𝑘 + 𝑏𝑘−1 + 𝑏𝑘 + 𝑏𝑘−1 + 𝑞1 𝑚=1 𝑞1 =0 Nguyễn Hữu Luân (122) Phụ lục 96 𝑘−1 𝑘−1 𝑘−1 → (𝑏𝑘 − 𝑏𝑘−1 ) ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛾𝑑(𝑖)𝑙𝑑(𝑖) ) + 𝑏𝑘 𝑎𝑘 𝑒 −𝑗 ∑𝑖=1 𝛽𝑔𝑖 𝑙𝑔𝑖 = (123) 𝑚=1 𝑘−1 𝑘−1 → 𝑏𝑘 [ ∑ (𝑎𝑚 𝑒 − ∑𝑘−1 𝑖=𝑚 𝛾𝑑(𝑖) 𝑙𝑑(𝑖) ) + 𝑎𝑘 𝑒 −𝑗 ∑𝑘−1 𝑖=1 𝛽𝑔𝑖 𝑙𝑔𝑖 𝑘−1 ] = 𝑏𝑘−1 ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛾𝑑(𝑖)𝑙𝑑(𝑖) ) (124) 𝑚=1 𝑚=1 ∑𝑘−1 𝑚=1 (𝑎𝑚 𝑒 → 𝑏𝑘 = 𝑏𝑘−1 − ∑𝑘 𝑖=𝑚 𝛾𝑑(𝑖) 𝑙𝑑(𝑖) ) (125) 𝑘 ∑𝑘𝑚=1 (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) ) Sử dụng tính chất hồi qui, (125) đơn giản lại sau: 𝑘−1 → 𝑏𝑘 = 𝑏1 𝑎1 𝑒 − ∑𝑖=1 𝛼𝑑(𝑖)𝑙𝑑(𝑖) (126) 𝑘−1 − ∑𝑖=𝑚 𝛼𝑑(𝑖) 𝑙𝑑(𝑖) ∑𝑘−1 ) + 𝑎𝑘 𝑚=1 (𝑎𝑚 𝑒 Giả sử tổn hao đường drain tầng cuối không đáng kể, (126) biểu diễn lại sau 𝑘−1 → 𝑏𝑘 = 𝑏1 𝑎1 𝑒 − ∑𝑖=1 𝛼𝑑(𝑖)𝑙𝑑(𝑖) 𝑘−1 − ∑𝑖=𝑚 𝛼𝑑(𝑖) 𝑙𝑑(𝑖) ∑𝑘−1 )⏟ 𝑒 −𝛼𝑑 (𝑘)𝑙𝑑 (𝑘) + 𝑎𝑘 ⏟ 𝑒 −𝛼𝑑 (𝑘)𝑙𝑑 (𝑘) 𝑚=1 (𝑎𝑚 𝑒 𝑁𝑒𝑔𝑙𝑖𝑏𝑙𝑒 (127) 𝑁𝑒𝑔𝑙𝑖𝑏𝑙𝑒 𝑘−1 → 𝑏𝑘 = 𝑏1 𝑎1 𝑒 − ∑𝑖=1 𝛼𝑑(𝑖)𝑙𝑑(𝑖) 𝑘 ∑𝑘𝑚=1 (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖) 𝑙𝑑(𝑖) ) (128) B.4.1 Tín hiệu dịng truyền tới Tín hiệu dịng truyền tới có dạng sau: 𝑏𝑘−1 𝐼𝑜𝑢𝑡(𝑘) = [(1 − |Γ𝑘−1 |)𝐼𝑜𝑢𝑡(𝑘−1) + 𝐼 ] 𝑒 −𝛼𝑑𝑘𝑙𝑑𝑘 𝑒 −𝑗𝛽𝑑𝑘𝑙𝑑𝑘 𝑏𝑘 + 𝑏𝑘−1 𝑘 ⏟ (129) ′ 𝐼𝑜𝑢𝑡(𝑘) Trong để đáp ứng điều kiện dịng tín hiệu tới tổ hợp k tầng phía trước, dịng tới có dạng sau: 𝑘 𝐼𝑜𝑢𝑡(𝑘) 𝑔𝑚 𝑉𝑖𝑛 𝐾 == ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) ) 𝑒 −𝑗𝛽𝑑𝑘𝑙𝑑𝑘 1 + 𝑞 𝑚=1 (130) Điều kiện tổ hợp dòng ngõ đơn giản lại sau (129) = (130) Từ phương trình (129) dịng 𝐼′𝑜𝑢𝑡(𝑘) biểu diễn sau Nguyễn Hữu Luân (131) Phụ lục 97 𝑘−1 𝐼′𝑜𝑢𝑡(𝑘) 𝑏𝑘 − 𝑏𝑘−1 𝑔𝑚 𝑉𝑖𝑛 𝐾−1 𝐾−1 = (1 − | |) [ ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) )] 𝑒 −𝑗(∑𝑖=1 𝛽𝑑(𝑖)𝑙𝑑(𝑖)) 𝑏𝑘 + 𝑏𝑘−1 + 𝑞1 𝑚=1 (132) 𝑏𝑘−1 𝑔𝑚 𝑉𝑖𝑛 𝑎𝑘 −𝑗 ∑𝑘−1 𝛽 𝑙 𝑖=1 𝑔𝑖 𝑔𝑖 ⋅ 𝑒 𝑏𝑘 + 𝑏𝑘−1 + 𝑞1 + Áp dụng điều kiện cân vê phase vào phương trình (131), phương trình (132) lại thành phần biên độ 𝑘−1 𝐼′𝑜𝑢𝑡(𝑘) 𝑔𝑚 𝑉𝑖𝑛 2𝑏𝑘−1 𝑏𝑘−1 𝐾−1 = [ ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) ) + ⋅𝑎 ] 𝑏𝑘 + 𝑏𝑘−1 𝑘 + 𝑞 𝑏𝑘 + 𝑏𝑘−1 𝑚=1 (133) 𝑘−1 𝑔𝑚 𝑉𝑖𝑛 𝐾−1 = ⋅ [2 ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) ) + 𝑎𝑘 ] 𝑏𝑘 1+𝑞 + 𝑚=1 𝑏𝑘−1 𝐼′𝑜𝑢𝑡(𝑘) Áp dụng điều kiện tải (125), hệ số 𝑏𝑘 +1 𝑏𝑘−1 (134) có dạng sau 𝐾−1 → 𝑏𝑘 +1 𝑏𝑘−1 = − ∑𝑖=𝑚 𝛼𝑑(𝑖) 𝑙𝑑(𝑖) ∑𝑘−1 ) + 𝑎𝑘 𝑚=1 (𝑎𝑚 𝑒 𝐾−1 − ∑𝑖=𝑚 𝛼𝑑(𝑖) 𝑙𝑑(𝑖) ∑𝑘−1 ) + 𝑎𝑘 𝑚=1 (𝑎𝑚 𝑒 (135) Thay (135) vào (134), 𝑘−1 𝐼′𝑜𝑢𝑡(𝑘) 𝑔𝑚 𝑉𝑖𝑛 𝐾−1 = ⋅ [ ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) ) + 𝑎𝑘 ] 1+ 𝑞1 𝑚=1 (136) 𝑘 → 𝐼′𝑜𝑢𝑡(𝑘) 𝑒 −𝛾𝑑𝑘𝑙𝑑𝑘 𝑔𝑚 𝑉𝑖𝑛 𝑘 𝑘 = ⋅ [ ∑ (𝑎𝑚 𝑒 − ∑𝑖=𝑚 𝛼𝑑(𝑖)𝑙𝑑(𝑖) )] 𝑒 −𝑗 ∑𝑖=1 𝛽𝑑(𝑖)𝑙𝑑(𝑖) 1+𝑞 𝑚=1 So sánh phương trình (137) với (130), thấy với điều kiện tải 𝑏𝑘 (128), điều kiện tín hiệu phản xạ bị triệt tiêu tín hiệu tới tổ hợp tín hiệu dịng phía trước đảm bảo B.5 Bảng tổng kết Bảng B-5 Bảng tổng kết tham số thiết kế Các hệ số thiết kế Nguyễn Hữu Luân Biểu diễn (137) Phụ lục 98 1+ Điều kiện phase 𝑞(𝑘) 1 𝑘−1 = (1 + ) ⏟ 𝑒 − ∑𝑖=1 𝛼𝑔𝑖 𝑙𝑔𝑖 𝑞𝑘 𝑞1 𝐿𝑜𝑠𝑠 𝑜𝑓 𝐺𝑎𝑡𝑒 𝐿𝑖𝑛𝑒 𝑘−1 Điều kiện hệ số 𝑏(𝑘) Điều kiện tải 𝑍𝑑 (𝑘) Nguyễn Hữu Luân 𝑏(𝑘) = 𝑏1 𝑎1 𝑒 − ∑𝑖=1 𝛼𝑑(𝑖)𝑙𝑑(𝑖) ∑𝑘−1 𝑚=1 (𝑎𝑚 𝑒 − ∑𝐾−1 𝑖=𝑚 𝛼𝑑(𝑖) 𝑙𝑑(𝑖) 𝑏(𝑘)𝑍𝑑 = ) + 𝑎𝑘 𝑏1 𝑎1 𝑍𝑑 ∑𝑘𝑚=1(𝑎𝑚 ) = 𝑏1 𝑎1 𝑘 ∑𝑚=1(𝑎𝑚 ) Lý lịch trích ngang 99 LÝ LỊCH TRÍCH NGANG Họ tên: Nguyễn Hữu Luân Ngày, tháng, năm sinh: 27/05/1995 Nơi sinh: Tp Hồ Chí Minh Dân tộc: Kinh E-mail liên lạc: ng.luan27@gmail.com QUÁ TRÌNH ĐÀO TẠO a ĐẠI HỌC Nơi đào tạo: Trường ĐH Bách Khoa – ĐHQG TP HCM Ngành học: Điện tử- viễn thơng Loại hình đào tạo: Chương trình chất lượng cao Việt Pháp (PFIEV) Thời gian đào tạo từ 8/2013 đến 8/2018 b SAU ĐẠI HỌC Nơi đào tạo: Trường ĐH Bách Khoa – ĐHQG TP HCM Ngành học: Kĩ thuật viễn thông Thời gian đào tạo: 10/2018 -8/2020 Nguyễn Hữu Luân ... ĐỀ TÀI : NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TÍCH HỢP KHUẾCH ĐẠI CÔNG SUẤT 35W CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHZ II NHIỆM VỤ VÀ NỘI DUNG :  Nghiên cứu tìm hiểu ảnh hưởng ký sinh cơng nghệ III-V lên... hiệu  Nghiên cứu kĩ thuật mở rộng băng thơng mạch tích hợp khuếch đại cơng suất  Ứng dụng kĩ thuật nghiên cứu được, vào việc thiết kế mô mạch khuếch đại công suất băng thông rộng cho hệ thống. .. ổn định mạch khuếch đại công suất 55 3.3.4 Kết Layout post-layout mạch khuếch đại phân tán 59 3.3.5 Mạch khuếch đại công suất vi sai 63 3.3.6 Thiết kế tích hợp mạch Balun