Giả lập hệ thống nhúng trên vi mạch lập trình được

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI Là CÔNG HUẤN Giả lập hệ thống nhúng vi mạch lập trình LUẬN VĂN THẠC SĨ KỸ THUẬT ĐIỆN TỬ Hà Nội, 2011 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI Là CÔNG HUẤN Giả lập hệ thống nhúng vi mạch lập trình LUẬN VĂN THẠC SĨ KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC: TS NGUYỄN ĐỨC MINH Hà Nội, 2011 Môc lôc Môc lôc T 30T Danh mơc h×nh vÏ T 30T Các thuật ngữ viết tắt T 30T Mở đầu T 30T Chương T Tổng quan hệ thống điều khiĨn nhóng 30T 1.1 T T Giíi thiƯu hƯ thèng nhóng: T C¸c kh¸i niƯm vỊ hƯ nhóng 1.1.1 30T 30T 30T 30T 30T T 30T CÊu tróc phÇn cøng cđa hƯ nhóng 17 T Các thành phần kiến trúc 17 1.2.1 30T 30T 30T T 30T ThiÕt kÕ hƯ nhóng: tổ hợp phần cứng phần mềm 64 T Quy trình phát triển 64 1.3.1 30T 30T 30T 30T Ch­¬ng T T Khái niệm ứng dông FPGA 79 30T 30T 30T 30T 30T 30T 30T 30T Giíi thiƯu KIT FPGA cđa mét sè h·ng 92 T Giới thiệu mạch phát triển XST 3S 1000 hÃng XESS 92 2.2.1 30T 30T 30T 30T Ch­¬ng T 30T T Giíi thiƯu chung 100 30T 30T 3.1.1 T T Mô hình nhà th«ng minh 100 30T T T Giíi thiƯu Board DE2 cña Altera 96 2.2.2 T 3.1 T 30T T T T Ngôn ngữ mô tả phần cứng VHDL 90 2.1.4 T 30T Tr×nh tù thiÕt kÕ mét chip 86 2.1.3 T T KiÕn tróc FPGA 81 2.1.2 T T T Giíi thiƯu chung vỊ FPGA ngôn ngữ VHDL 79 2.1.1 2.2 30T 30T T T T Vi mạch lập trình 79 30T T T Ph©n tÝch yêu cầu mô hình hóa kiện 65 1.3.2 T 2.1 T 30T T T T Mét sè nỊn phÇn cøng nhóng th«ng dơng 51 1.2.2 T 1.3 T 30T T T T Đặc điểm công nghệ xu phát triển hệ nhóng 13 1.1.3 T T LÜnh vùc øng dơng cđa hƯ nhóng 13 1.1.2 T 1.2 T 30T T T 30T 30T T×nh h×nh nghiªn cøu trªn thÕ giíi 100 30T T Tình hình nghiên cứu nước 102 3.1.2 T 30T 3.2 T T 30T Gi¶i pháp iBMS cho nhà thông minh 104 30T T Tæng quan 104 3.2.1 T 30T 30T 30T 30T 30T 30T 30T 30T 30T 30T Ch­¬ng T T 30T 30T 4.1.2 T 30T T Phân tích yêu cầu phi chức 115 30T T 30T 30T 30T 4.2.3 T T ThiÕt kÕ hÖ thèng 116 4.2.2 T Phân tích yêu cầu chức 112 30T 30T 4.2.1 T T Phân tích yêu cầu 112 4.1.1 4.2 30T 30T T T 30T hệ thống nhà thông minh FPGA 112 30T 4.1 T Các khuyến nghị 109 3.2.5 T T Chi phí đầu tư lỵi Ých 108 3.2.4 T T Công nghệ tiêu chuẩn 107 3.2.3 T 30T Thành phần, chức nhiệm vụ 105 3.2.2 T T T 30T Mô hình tổng quát hệ thống 116 30T T ThiÕt kÕ phÇn cøng 118 30T T ThiÕt kÕ phÇn mỊm 137 30T T Kết luận kiến nghị 144 T 30T Tài liệu tham khảo 145 T 30T Danh mơc h×nh vÏ H×nh 1-1: HƯ nhóng 10 30T 30T Hình 1-2: Phân bổ quan hệ hệ nhúng vµ thêi gian thùc 12 30T T Hình 1-3: Kiến trúc điển hình cđa c¸c chip VXL/VDK nhóng 17 30T T H×nh 1-4: CÊu tróc CPU 18 30T 30T Hình 1-5: Mô tả trạng thái tín hiệu hoạt động VXL 21 30T T H×nh 1-6: Mô tả trạng thái tín hiệu logic tăng gi¶m 22 30T T Hình 1-7: Mô tả trạng thái ®é trƠ lan trun tÝn hiƯu 22 30T T H×nh 1-8: Thời gian thiết lập lưu trữ 23 30T T Hình 1-9: Hiện tượng Metastabilit hoạt động cña Triger D 23 30T T Hình 1-10: Mô tả mô hình trạng thái contention 24 30T T Hình 1-11: Độ rộng tần số xung nhịp chuẩn 24 30T T H×nh 1-12: Chu kỳ hoạt động Bus dồn kênh 26 30T T H×nh 1-13: KiÕn tróc bé nhí von Neumann vµ Havard 27 30T T Hình 1-14: Nguyên lý điều khiển tách kênh truy nhập bus địa bus liƯu 28 30T T H×nh 1-15: Nguyên lý cấu tạo hoạt động xóa EPROM 29 30T T Hình 1-16: Sơ đồ nguyên lý ghép nối EPROM với VXL 29 30T T Hình 1-17: Cấu trúc nguyên lý nhớ RAM 30 30T T H×nh 1-18: CÊu tróc mét phÇn tư nhí DRAM 30 30T T Hình 1-19: Nguyên lý ghÐp nèi (më réng) RAM víi VXL 31 30T T H×nh 1-20: Bộ đình thời/bộ đếm bit AVR 32 30T T Hình 1-21: Sơ đồ nguyên lý hoạt động định thời chó canh 34 30T T Hình 1-22: Nguyên lý hoạt động định thời chó canh 35 30T T H×nh 1-23: Nhịp hoạt động DMA 36 30T T Hình 1-24: Sơ đồ nguyên lý mạch chuyển đổi DAC 38 30T T Hình 1-25: Sơ đồ nguyên lý mạch chuyển ®æi ADC 38 30T T Hình 1-26: Sơ đồ nguyên lý cÊu tróc ADC1754A 39 30T T Hình 1-27: Sơ đồ bè trÝ ch©n cđa Chip ADC574A 40 30T T H×nh 1-28: Giản đồ chức 82C55A 42 30T T Hình 1-29: Thanh ghi từ điều khiển chọn chế ®é ho¹t ®éng cho 82C55A 43 30T T Hình 1-30: Sơ đồ cấu trúc chức 8354 45 30T T H×nh 1-31: Cấu trúc nguyên lý điển hình cổng vào/ra logic giao diÖn nèi tiÕp 46 30T T Hình 1-32: Cấu trúc đơn giản hóa USART 46 30T T Hình 1-33: Mode hoạt động truyền thông ®ång bé 47 30T T Hình 1-34: Mode hoạt động truyền thông dị 47 30T T H×nh 1-35: KÕt nối nguyên lý truyền thông SPI Master mét Slave 49 30T T Hình 1-36: Sơ đồ kết nối truyền thống SPI đơn vị Master nhiều đơn vị Slave 50 30T T Hình 1-37: Cấu trúc nguyên lý cđa V§K víi cÊu tróc Havard 52 30T T H×nh 1-38: KiÕn tróc cđa häc V§K AVR 53 30T T H×nh 1-39: Sơ đồ khối chức kiến trúc PIC 16F873A 53 30T T Hình 1-40: Giản đồ khối chức DSP TMS320C28xx 55 30T T Hình 1-41: Cấu trúc PROM PLA 56 30T T H×nh 1-42: CÊu tróc chung cđa PAL 57 30T T Hình 1-43: Cấu trúc nguyên lý cña FPGA 58 30T T H×nh 1-44: CÊu tróc CLB vµ LAB 59 30T T Hình 1-45: Khối logic dạng MUX 62 30T T Hình 1-46: LUT thực hàm tổ hợp AND OR 63 30T T H×nh 1-47: H×nh ảnh Chip có cột khối RAM nhóng 63 30T T Hình 1-48: Sơ đồ nguyên lý mạch ghép nối VĐK vµ FPGA 64 30T T Hình 1-49: Mô hình phát triển hệ thèng nhóng 65 30T T H×nh 1-50: VÝ dơ vỊ mô hình dạng Petri 67 30T T H×nh 1-51: Mô hình Petrinet hoạt động song song 68 30T T Hình 1-52: Hoạt động đếm với dung lượng hữu hạn 69 30T T Hình 1-53: Hoạt động tạo sử dụng đếm 70 30T T Hình 1-54: Hoạt động loại trừ hai tác vụ song song chia sẻ chung tài nguyên 71 30T T Hình 1-55: Hoạt động hệ thống gồm tạo sử dụng 72 30T T Hình 1-56: Hoạt động hệ thống gồm tạo bé sư dơng 72 30T T Hình 1-57: Hoạt động hệ thống gồm tạo sử dụng 72 30T T H×nh 1-58: Hoạt động đồng với hai mạng mục 75 30T T Hình 1-59: Mô tả điều khiển luồng tàu ®iÖn 76 30T T H×nh 2-1: KiÕn tróc chung cña FPGA 81 30T T H×nh 2-2: Mét logic Block điển hình 81 30T T H×nh 2-3: Configurable Logic Blocks 82 30T T H×nh 2-4: Programmable Interconnect 83 30T T Hình 2-5: Cấu trúc thành phần Spartan 3A 86 30T T H×nh 2-6: Tr×nh tù thiÕt kÕ hƯ thèng trªn nỊn FPGA 87 30T T H×nh 2-7: Quy tr×nh thiÕt kÕ Chip dùa trªn VHDL 92 30T T H×nh 2-8: KIT XSA-3S1000 93 30T T H×nh 2-9: Sơ đồ cấu trúc XSA-3S1000 94 30T T H×nh 2-10: KIT XST – 3.0 94 30T 30T Hình 2-11: Kết hợp XSA-3S1000 XST-3.0 95 30T T H×nh 2-12: KIT DE2 96 30T 30T Hình 2-13: ứng dụng DE2 làm TV Box 98 30T T H×nh 2-14: øng dơng DE2 lµm chuét USB (PaintBrush) 98 30T T H×nh 2-15: øng dơng DE2 máy karaoke chơi nhạc từ card SD 99 30T T H×nh 3-1: Mô hình hệ thống iBMS 106 30T T Hình 3-2: Hệ thống BMS kiểu cũ với cáp trun dÉn ®éc lËp 107 30T T Hình 3-3: Hê thống BMS kiểu với cáp truyền dẫn tích hợp chuẩn TCP/IP 108 30T T H×nh 3-4: Khun nghÞ vỊ thiÕt kÕ hƯ thèng iBMS 110 30T T Hình 4-1 Mô hình nhà thông minh 112 30T T Hình 4-2: Sơ đồ phân cấp chức hệ thống 116 30T T H×nh 4-3: Mô hình tổng quan hệ thống 116 30T T Hình 4-4: Sơ đồ khối điều khiển trung t©m 118 30T T Hình 4-5: Sơ đồ khối cña UART 120 30T T H×nh 4-6: Xung clock cđa hƯ thèng 121 30T T H×nh 4-7: Sơ đồ khối FPGA dòng Cyclone II 123 30T T Hình 4-8: Vận hành modem TC35i 128 30T T Hình 4-9: Sơ đồ kết nối RS232, SIM vµ Reset 128 30T T Hình 4-10: Sơ ®å nguån nu«i cho TC35i 129 30T T Hình 4-11: Sơ đồ chân kết nối với TC35i 129 30T T H×nh 4-12: Giao diƯn kÕt nèi Modem TC35i víi PC 129 30T T Hình 4-13: Phần cài đặt cỉng COM ®Ĩ kÕt nèi víi Modem GSM 130 30T T H×nh 4-14: Phần phản hồi Modem GSM 130 30T T Hình 4-15: Phần liên quan đến gọi 130 30T T Hình 4-16: Phần liên quan đến tin nhắn 131 30T T Hình 4-17: Xung điều khiển tõ xa 131 30T T H×nh 4-18: Xung điều khiển từ xa tiết kiệm lượng 132 30T T Hình 4-19: Khung truyền hồng ngoại 132 30T T Hình 4-20: Khung truyền hồng ngoại tiết kiệm l­ỵng 133 30T T Hình 4-21: Sơ đồ đầu vào cảm biến qua c¸ch ly quang 133 30T T Hình 4-22: Sơ đồ chân kết nối với bo mạch FPGA kết nối ba mạch không dây 134 30T T Hình 4-23: Sơ đồ kết nối với Max 232 để kết nèi víi Modem TC35i 134 30T T Hình 4-24: Sơ đồ kết nối USB víi m¸y tÝnh PC 135 30T T Hình 4-25: Sơ đồ mạch FPGA kết nối ROM, RAM FLASH 135 30T T H×nh 4-26: Sơ đồ kết nối hình LCD chíp nhí EPROM 136 30T T Hình 4-27: Sơ đồ kết nối rowle ®iỊu khiĨn 136 30T T Hình 4-28: Lưu đồ cho hÖ thèng 137 30T T H×nh 4-29: Lưu đồ thuật toán cho chương trình 141 30T T Hình 4-30: Lưu đồ thuật toán kiểm tra xử lý tin tøc ®Õn SMS 141 30T T Hình 4-31: Lưu đồ thuật toán kiểm tra xử lý liệu UART_USB 142 30T T H×nh 4-32: Lưu đồ thuật toán hiển thị thông tin LCD 2x16 142 30T T Hình 4-33: Lưu đồ thuật toán kiểm tra xö lý phÝm nhÊn 143 30T T Hình 4-34: Lưu đồ thuật toán kiểm tra xử lý lối vào cảm biến 143 30T T Các thuật ngữ viết tắt ALU BAS BCD BMS CLBs CPLD CPU DCM DDR DMA DSP FPD FPGA HDL I2C iBMS ICS IEEE IFS IOBs LUT MUX PLA PROM RTL SPLD VHDL P P XESS Arthimetic Logic Unit Building Automation System binary coded decimal Building Management System Configurable Logic Blocks Com-plex Programmable Logic Device Central Processing Unit) Digital Clock Manager Double Data-Rate Direct Memory Access Digital Signal Processing Field Programmable Device Field Pro-grammable Gate Array Hardware description language Inter-IC Intelligent building Management System Intelligent City System Institue of Electrical and Electronics Engineers Intelligent Factory System Input/Output Blocks Lookup Table Multiplexer) Programmable Logic Array Programmable Read Only Memory Register transfer level Simple Program-mable Logic Device Very High Speed Integrated Circuit Hardware Description Lanuage X Engineering Software Systems Corporation Më đầu Ngy nay, việc nghiên cứu, phát triển ứng dụng công nghệ hệ thống nhúng vào sống ngày phát triển không ngừng Việt Nam, ngày 19/07/2010, Thủ tướng Chính phủ đà ký định số 49/2010/QD-TTg việc phê duyệt danh mục công nghệ cao ưu tiên phát triển Trong danh mục Quyết định này, công nghệ hệ thống nhúng có vị trí đứng thứ hai Điều đủ cho thấy việc ưu tiên phát triển hệ thống nhúng Việt Nam ngày quan tâm Trong thời gian vừa qua, hướng dẫn TS Nguyễn Đức Minh, em đà có nghiên cứu đề tài Giả lập hệ thống nhúng vi mạch lập trình Thông qua đề tài luân văn này, em đà có tìm hiểu hệ thống nhúng, vi mạch lập trình Thông qua đó, đà áp dụng vào việc giả lập hệ thống nhúng Ngôi nhà th«ng minh” th«ng qua viƯc sư dơng kit Cyclone kit TC35i Kết nghiên cứu này, em đà làm thử nghiệm đưa sản phẩm mô hình với mục đích giả lập hệ thống dựa giải pháp iBMS Trong thời gian thực luận văn này, em cảm ơn bảo, hướng dẫn tận tình TS Nguyễn Đức Minh Do số điều kiện nghiên cứu hạn chế, nên luận văn số thiếu sót định Rất mong nhận đóng góp quý thầy, cô bạn để luận văn hoàn thiện Chân thành cảm ơn Sinh viên Là Công Huấn 131 Hình 4-16: Phần liên quan đến tin nhắn 4.2.2.4 Giao tiếp điều khiển từ xa Điều khiển từ xa điều khiển TV Sony Điều khiển TV SONY sử dụng loại mà hóa độ rộng bít, kiểu mà hoá đơn giản cho việc giải mà HÃy xem xét khoảng thời gian nhỏ T cỡ 600às Mỗi bit truyền kết hợp -T+T cho bít -T+2T cho bít 1.Vì bit cã chiỊu dµi 1200µs vµ bit cã chiỊu dài 1800às Hình 4-17: Xung điều khiển từ xa Mức lên (+T) tín hiệu có nghĩa hồng ngoại truyền đi, mức xuống (-T) nghĩa Để tiết kiệm Pin, hầu hết nhà sản xuất khoảng 5/6 132 chí 3/4 so với độ rộng xung lý thuyết Bằng cách này, pin 500 sử dụng tới 600giờ (5/6) 800 (3/4) Một số nhà sản xuất khác không quan tâm vấn đề Họ tăng cường hiệu truyền tín hiệu cách mở rộng chót kho¶ng thêi gian sãng mang 36 KHz tÝch cùc rút nhắn khoảng thời gian Như tín hiệu tử REMOTE SONY có dạng sóng sau: Hình 4-18: Xung điều khiển từ xa tiết kiệm lượng Phần truyền gọi Header (thông tin đầu), coi bit bắt đầu (START bit), phần mào đầu có độ rộng 3T hay 1800às.Tiếp theo phần Header bạn thấy 12 bit liên tiếp giải điều chế sau: 500às im lặng + 700às hồng ngoại = bit 500às im lặng +1300às hồng ngoại = bit Hình 4-19: Khung truyền hồng ngoại Bit sau bit START bit LSB, ta đặt tên bit B , bit cuèi cïng sÏ lµ R B 11 R R B -B : bit m· lÖnh R R R R B -B 11 : bit địa R R R R R 133 Trong hình 4-19, địa 02H, mà lệnh 16H Có 32 khả địa 128 lệnh Toàn thời gian truyền khung thay đổi theo thời gian độ rộng bit > độ rộng bit Nếu bạn giữ nút bấm, khung liệu lặp lại sau 25ms Nếu bạn sử dụng mắt nhận hồng ngoại có sẵn thị trường, tất dạng sóng bị đảo lại sau: Hình 4-20: Khung truyền hồng ngoại tiết kiệm lượng 4.2.2.5 Các sơ đồ chi tiết phần cứng Hình 4-21: Sơ đồ đầu vào cảm biến qua cách ly quang 134 Hình 4-22: Sơ đồ chân kết nối với bo mạch FPGA kết nối ba mạch không dây Hình 4-23: Sơ đồ kết nèi víi Max 232 ®Ĩ kÕt nèi víi Modem TC35i 135 Hình 4-24: Sơ đồ kết nối USB với máy tính PC Hình 4-25: Sơ đồ mạch FPGA kết nối ROM, RAM FLASH 136 Hình 4-26: Sơ đồ kết nối hình LCD chíp nhớ EPROM Hình 4-27: Sơ đồ kết nối rowle điều khiển 137 4.2.3 Thiết kế phần mềm 4.2.3.1 Lưu đồ cho hệ thống Hình 4-28: Lưu đồ cho hệ thống Các Nios II lưu đồ phát triển bao gồm bước phát triển: B­íc thiÕt kÕ phÇn cøng, b­íc thiÕt kÕ phÇn mỊm bước thiết kế hệ thống, liên quan đến phần cứng phần mềm Để đơn giản hệ thèng Nios II, mét ng­êi cã thĨ thùc hiƯn tất bước Đối với nhiều hệ thống phức tạp, riêng biệt thiết kế phần cứng phần mềm phải chịu trách nhiệm cho bước khác Hệ thống bước thiết kế liên quan đến phần cứng phần mềm, yêu cầu đầu vào hai bên Trong trường hợp phần cứng riêng biệt đội phần mềm, điều quan trọng phải 138 biết xác tập tin thông tin phải thông qua đội điểm giao lưu lượng thiết kế Việc thiết kế bước hướng dẫn tập trung vào phát triển phần cứng cung cấp giới thiệu đơn giản để phát triển phần mềm Để biết thêm chi tiết trình phát triển phần mềm, Altera khuyến nghị bạn đọc Hướng dẫn phát triển phần mềm có sẵn từ Nios II IDE giúp hệ thống sau bạn hoàn thành hướng dẫn Yêu cầu phân tích hệ thống Các lưu đồ phát triển bắt đầu với hoạt động predesign bao gồm phân tích yêu cầu ứng dụng, chẳng hạn như: Hiệu suất tính toán yêu cầu áp dụng? Bao nhiêu băng thông thông qua yêu cầu ứng dụng? Những loại giao diện yêu cầu áp dụng gì? Có yêu cầu ứng dụng đa luồng cho phần mềm? Căn vào câu trả lời cho câu hỏi này, bạn xác định cụ thể yêu cầu hệ thống, chẳng hạn như: Bộ xử lý lõi Nios II sử dụng: nhỏ nhanh hơn? Các thành phần cần thiết kế? Có loại? Trong thời gian thực hệ điều hành (RTOS) để sử dụng, có? Trong trường hợp tăng tốc phần cứng logic cải thiện đáng kể hệ thống hiệu suất? Ví dụ: - Có thể thêm thành phần lo¹i bá l·ng phÝ xư lý víi DMA chu kú chép liệu? 139 - Có thể thêm tùy chỉnh thay vòng lặp quan trọng cđa mét tht to¸n DSP ? - Cã thĨ Nios II C-to- Hardware (C2H) Compiler Acceleration c¶i thiƯn hiƯu st? Câu trả lời cho câu hỏi liên quan đến nhóm phần cứng nhóm phần mềm Xác định tạo hệ thống SOPC Builder Sau phân tích yêu cầu phần cứng hệ thống, bạn sử dụng SOPC Builder công cụ bao gồm phÇn mỊm Altera Quartus II Sư dơng SOPC Builder bạn định Nios II xử lý lõi (s), nhớ, thành phần hệ thống khác bạn yêu cầu SOPC Builder tự động tạo kết nối logic để tích hợp thành phần hệ thống phần cứng Bạn chọn từ danh sách nhân xử lý đạt tiêu chuẩn thành phần cung cấp với thiết kế nhúng Nios II Suite Bạn thêm bạn riêng tùy chỉnh phần cứng để tăng tốc hiệu hệ thống Bạn thêm tùy chỉnh hướng dẫn để lõi logic Nios II mà tăng tốc hiệu suất CPU, bạn thêm thành phần tùy chỉnh mà offloads nhiệm vụ từ CPU Hướng dẫn bao gồm việc thêm xử lý tiêu chuẩn thành phần lõi, không bao gồm việc thêm logic tùy chỉnh cho hệ thống Các đầu chÝnh cña SOPC Builder nh­ sau:  SOPC Builder System File (ptf) - Tập tin lưu trữ nội dung phần cứng hệ thống SOPC Builder Các Nios II IDE yêu cầu SOPC Builder System File để biên dịch phần mềm cho mục tiêu phần cứng Ngôn ngữ mô tả phần cứng (HDL) tập tin - Những tập tin thiết kế phần cứng mô tả tập tin mà hệ thống SOPC Builder 140 Sử dụng phần mềm Quartus II để biên soạn tập tin HDL FPGA tổng thể thiết kế thành đối tượng SRAM File (SOF) Quartus II nhiệm vụ Phát triển Phần cứng: Sau bạn tạo hệ thống Nios II cách sử dụng SOPC Builder, bạn tích hợp vào tổng thể dự án Quartus II Sử dụng phần mềm Quartus II, bạn thực tất nhiệm vụ cần thiết để tạo thiết kế phần cứng FPGA cuèi cïng Nh­ h×nh 4-27, thiÕt kÕ FPGA nhÊt thiết bao gồm logic hệ thống Nios II Bạn tích hợp phần cứng riêng bạn modul vào thiết kế FPGA, bạn tích hợp khác làm sẵn sở hữu trí tuệ (IP) thiết kế mô-đun có sẵn từ Altera thứ ba bên cung cấp dịch vụ IP Hướng dẫn không bao gồm việc thêm logic khác bên hệ thống Nios II Sử dụng phần mềm Quartus II, bạn định vị chân (assign pin locations) tín hiệu I /O, xác định yêu cầu thời gian (Timing Requestions), áp dụng hạn chế thiết kế khác Cuối cùng, bạn biên dịch dự án Quartus II để tạo file Object SRAM để cấu hình cho FPGA Bạn tải file SRAM Object vào FPGA bo mạch mục tiêu sử dụng cáp tải Altera, chẳng hạn Blaster-USB Sau cấu hình, FPGA thực hiên hành vi theo quy định thiết kế phần cứng, mà trường hợp Nios II xử lý hệ thống 4.2.3.2 Lập trình cho FPGA Chuẩn bị code gåm cã:  UART kÕt nèi víi TC35i sư dụng ngắt UART_USB kết nối với máy tính PC qua USB sử dụng ngắt Timer0 dành cho định thêi gian tick cho hƯ thèng  HiĨn thÞ LCD thông tin thiết bị tin nhắn 141 PIO output danh cho điều khiển rơ le vµ led  PIO input key danh cho cảm biến sử dụng ngắt PIO input for Remote Các lưu đồ thuật toán bản: Hình 4-29: Lưu đồ thuật toán cho chương trình Hình 4-30: Lưu đồ thuật toán kiểm tra xử lý tin tức đến SMS 142 Hình 4-31: Lưu đồ thuật toán kiểm tra xử lý liệu UART_USB Hình 4-32: Lưu đồ thuật toán hiển thị thông tin LCD 2x16 143 Hình 4-33: Lưu đồ thuật toán kiểm tra xử lý phím nhấn Hình 4-34: Lưu đồ thuật toán kiểm tra xử lý lối vào cảm biến 144 Kết luận kiến nghị Trong khuôn khổ đề tài luận văn mình, em đà nghiên cứu ®­ỵc mét sè vÊn ®Ị chÝnh vỊ hƯ thèng nhóng, vi mạch lập trình được, hệ thống nhúng ứng dụng cho nhà thông Kết thúc luận văn, em ®· cã s¶n phÈm gi¶ lËp vỊ hƯ thèng nhóng ứng dụng cho nhà thông minh Với điều kiện có, hệ thống giả lập có khả giao tiếp, điều khiển thông qua hệ thống GSM (thông qua modem TC35i), qua điều khiển từ xa qua hệ thống máy tính giám sát Đặc biệt, thông qua việc giám sát điều khiển tin nhắn SMS qua modem GSM, hệ thống mô ứng dụng thực tế đặc biệt việc giám sát đơn vị cố định trạm BTS, nhà xưởng sản xuất, sở đào tạo, Trong tương lai, hướng nghiên cứu mở rộng việc phát triển hệ thống sensor đa dạng hệ thống ®iỊu khiĨn më ViƯc ®ã sÏ gióp cho hƯ thèng có nhiều khả giám sát giám sát nguồn lượng, giám sát thông tin, giám sát hình ảnh, âm thanh, Ngoài ra, việc tạo điều khiển mở cho phép nâng cao, tăng cường tính hiệu việc sử dụng hệ thống dễ dàng việc thao tác, sử dụng Mặt khác, đề tài cịng cã h­íng nghiªn cøu viƯc trun dÉn tÝn hiƯu đồng thông qua hệ thống thông tin sẵn có đường tín hiệu thoại, ADSL, kênh riêng Từ nâng cấp hệ thống mở rộng chức điều khiển từ xa thông qua internet 145 Tài liệu tham khảo D Vanden Bout (2005), XSA Board SDRAM Controller, XESS Corporation, Carolina Đặng Thạch Quân (2008), Hệ thống quản trị tòa nhà thông minh sở hạ tầng mạng thông tin, Tài liệu quyền QD-Tek, 26, tr 1, Giảng viên khoa Điện - Điện tử trường ĐH Tôn Đức Thắng (2010), Giải pháp thực nhà thông minh với chi phí thấp, Khoa học đời sống, 57, tr 58, 59, 60 Lothar Thiele (2006), Embedded Systems, Lecture Notes, Swiss Federal Institute of Tech, Swiss O.Gassman, H.Meixner (2001), Sensors in Intelligent buildings, WileyVHC, Germany Olli S., Jaakko A (2006), Embedded Systems, Lecture Notes, Helsinki University of Tech, Swedish Peter Marweden (2006), Embedded Systems Design, Springer, Berlin Stuart R.Ball (2002), Embedded Microprocessor Systems, Newnes, USA Volnei A Pedroni (2004), Circuit Design with VHDL, MIT Press Cambridge, London ... cho thấy vi? ??c ưu tiên phát triển hệ thống nhúng Vi? ??t Nam ngày quan tâm Trong thời gian vừa qua, hướng dẫn TS Nguyễn Đức Minh, em đà có nghiên cứu đề tài Giả lập hệ thống nhúng vi mạch lập trình. .. tài luân văn này, em đà có tìm hiểu hệ thống nhúng, vi mạch lập trình Thông qua đó, đà áp dụng vào vi? ??c giả lập hệ thống nhúng Ngôi nhà thông minh thông qua vi? ??c sử dụng kit Cyclone kit TC35i... hầu hết hệ nhúng hệ thời gian thực hầu hết hệ thời gian thực hệ nhúng Điều phản ánh mối quan hệ mật thiết hệ nhúng thời gian thực tính thời gian thực đà trở thành thuộc tính tiêu biểu hệ nhúng