Lập trình hệ thống nhúng cơ bản mạch tuần tự

Mạch tuần tự„ Logic tổ hợp: ‰ Ngõ xuất chỉ phụ thuộc vào các ngõ vào ‰ Có thể thực hiện các phép toán thông dụng ‰ Yêu cầu phân lớp ra nhiều cấu trúc ‰ Ưu điểm về chi phí và khả năng lin

Mạch tuần tự

„ Logic tổ hợp:

‰ Ngõ xuất chỉ phụ thuộc vào các ngõ vào

‰ Có thể thực hiện các phép toán thông dụng

‰ Yêu cầu phân lớp ra nhiều cấu trúc

‰ Ưu điểm về chi phí và khả năng linh động

Mạch lưu trữ thông tin

“Trạng thái” theo thời gian

Mạch tuần tự

Mạch tuần tự: khái niệm

„ Ghi nhớ trạng thái cũ: xuất, nhập.

„ Ngõ xuất từ hệ thống truyền ngược lại cho hệ thống

„ Phần tử lưu trữ - mạch lưu thông tin nhị

phân: memory.

Cơ chế đồng bộ (Sync) – Bất đồng

bộ (Async)

Có 2 kiểu mạch tuần tự:

theo các bước thời gian không đổi Đồng bộ bằng

tín hiệu xung theo thời gian clock.

: biến đổi dựa trên các tín hiệu đầu vào theo thời

gian, ngõ xuất có thể biến đổi ở bất cứ thời gian nào (clockless – không có xung).

Clock: xung

Mạch đồng bộ: Flip flops

„ Flip-flops nhận dữ liệu từ mạch tổ hợp và xung

đồng bộ clock

Mô phỏng sự kiện rời rạc

„ Để hiểu được hoạt động của mạch tuần tự, cần mô phỏng theo các

sự kiện rời rạc

„ Các quy luật:

‰ Các cổng đã được mô hình dạng lý tưởng và thời gian trễ cố định

‰ Bất kỳ sự thay đổi trong ngõ vào được coi như là nguyên nhân biến đổi ngõ xuất

‰ Những thay đổi ngõ xuất được tạo ra sau một khoảng thời gian trễ khi có sự thay đổi từ ngõ vào

Mô phỏng cổng NAND

„ Ví dụ: cổng NAND 2 ngõ vào với thời gian trễ là 0.5 ns.

„ Giả sử A,B có giá trị 1 từ trước đó

„ t=0, A thay đổi sang 0 ở t= 0.8 ns khiến cho F(I)=1.

F

A B

DELAY 0.5 ns.

F(Instantaneous)

– ∞ 1 1 0 0 A=B=1 (trước đó)

0 1⇒ 0 1 1⇐ 0 0 F(I) chuyển sang 1

0.5 0 1 1 1⇐ 0 F chuyển sang 1 sau 0.5 ns

0.8 1⇐ 0 1 1⇒ 0 1 F(Instantaneous) chuyển sang 0 1.3 1 1 0 1⇒ 0 F chuyển sang 0 sau 0.5 ns

Y 0.2

Y 0.5

0.4 0.2

0.4

Y được lưu giá trị trong một khoảng thời gian

Trạng thái lưu trữ

„ Mô phỏng ví dụ trên thay đổi theo thời gian với mỗi bước 100ns, lúc này 10ns coi như không đáng kể.

„ Y mô tả trạng thái mạch, chưa phải thực sự là ngõ xuất.

Trạng thái lưu trữ

Mạch gài-lật (latch, trigger) SR (dùng NOR)

SR: “set-reset”, v ớ i 2 ngõ vào thêm; không đ ị nh nghĩa

tr ạ ng thái khi S=R=1

Hàm logic:

ƒ Q = (R+Q’)’; P = (S+Q)’

Các mạch SR

Mô phỏng SR

SR với tín hiệu xung Clock

Mạch lật chỉ đổi trạng thái từ ngõ nhập chỉ khi C=1

Mạch lật D

„ Cách để loại bỏ trạng thái không xác định cho RS là tránh cả hai cùng bằng ngõ vào 1 Nó được giải

quyết bằng mạch D latch:

Mạch lật D

„ Mạch lật ở trạng thái “trong suốt”: có thay đổi, ngõ xuất sẽ thay đổi theo

‰ Î Khó khăn cho việc đồng bộ!

„ GiẢI pháp, chỉ đáp ứng tại các thời điểm nào đó

Master-Slave RS FF

Dạng kích mức

Master-Slave JK FF

Flip-Flop theo mức

„ Gắn D kích mức với SR kích mức, sử dụng clock với chu kỳ bù, ngược nhau.

D Flip-Flop kích mức dương

„ Dạng thêm cổng đảo cho xung

C S

R

Q

Q C

Q

Q C

Q

JK Flip-Flop kích mức dương

D C

D-latch C=1

D C D-latch C=0

Master-Slave Flip Flops

Flip Flops kích cạnh/sườn

Các bảng đặc trưng

„ Định nghĩa các thuộc tính luận lý cho flip-flop

„ Q(t) – mô tả trạng thái ở thời điểm t

„ Q(t+1) – mô tả trạng thái ở thời điểm t+1

Phần bù/đảo Q(t)’

1 1

Set 1

0 1

Reset 0

1 0

Giữ Q(t)

0 0

Tác vụ Q(t+1)

K J

JK Flip-Flop

Các bảng đặc trưng

Không định nghĩa

? 1

1

Set 1

0 1

Reset 0

1 0

Giữ Q(t)

0 0

Tác vụ Q(t+1)

R S

SR Flip-Flop

Các bảng đặc trưng

Reset 1

1

Set 0

0

Tác vụ Q(t+1)

D

D Flip-Flop

Công thức: Q(t+1) = D(t)

Các bảng đặc trưng

Complement Q(t)’

1

Hold Q(t)

0

Operation Q(t+1)

T

T Flip-Flop

JK Flip-Flop với J=K=T Công thức: Q(t+1) = T’Q(t) + TQ(t)’

Các bảng đặc trưng