Nghiên cứu thuật giải cordic vào dsp ứng dụng trong nén ảnh và cài đặt trên fpga

GVHD : Th.s Hồ Trung Mỹ Tóm tắt TÓM TẮT Trong năm đầu thập niên 1990, ngành công nghệ điện tử đứng trước nhu cầu ngày tăng máy tính nhân, tế bào điện thoại thiết bị viễn thông tốc độ cao Trước cạnh tranh để chia sẻ thị trường, nhà cung cấp phải tạo sản phẩm thỏa mãn yêu cầu : + Đa + Hiệu suất cao + Giá thành thấp để làm điều này, nhà cung cấp phải tạo hệ thống phức tạp mà với thiết bị IC (Integrated Circuit) diện tích mạch in (PCB : Printed Circuit Board) phải nhỏ Khó khăn nhà cung cấp kó sư thiết kế họ phải đối phó với gia tăng độ phức tạp thiết kế ngày cao đồng thời phải nhanh chóng đưa sản phẩm thị trường Tình làm nảy sinh cho phương pháp luận đại thích nghi việc thiết kế kiểm tra Các thiết bị logic lập trình mật độ cao (High – Density Programmable Logic Devices) VHDL (the Very High Speed Integrated Circuit (VHSIC) Hardware Description Language) trở thành phần tử cốt yếu phương pháp luận Mục tiêu Luận văn vận dụng ngôn ngữ mô tả phần cứng VHDL phương pháp thiết thiết Top – Down để thiết kế phần cứng hệ thống thực chức sau : - Thực thuật giải Cordic để tính toán hàm số lượng giác sin cos - Thực khối sơ đồ nén ảnh giải nén sở biến đổi DCT, bao gồm : + Các biến đổi DCT thuận, ngược hai chiều + Bộ lượng tử giải lượng tử + Zigzag hoá giải zigzag + Mã hoá giải mã (RLC thích nghi) Các tính toán luận văn thực số thực, với dạng mô tả dấu chấm động 16 bit bắt chước chuẩn IEEE 754 32 bit Do hạn chế mặt tài nguyên nên thiết kế chạy thiết bị, kết dừng lại mức độ mô phỏng, chứng tỏ tính khả thi hệ thống theo nghóa “ hoàn toàn chạy thiết bị” Các kết đạt hy vọng xem sở tốt cho ứng dụng thiết kế phần cứng sau Abstract In the first half of the1990s, the electronics industry experienced an explosion in the demand for personal computers, cellunar telephones, and high – speed data communications devices Vying for market share, vendors have to build products with increasingly greater functionality, higher performance, lower cost To this, vendors created highly integrated , complex system with fewer IC devices and less printed circuit board The difficult of some vendors appeared to be the ability of designers to deal with the increasing complexity of designs This situation fostered the need for widespread adoption of modern methodologies in design and test Both high – density programmable logic devices (PLDs) and VHDL, the Very High Speed Integrated Circuit (VHSIC) Hardware Description Language, became keys elements in these methodologies The main goal of the thesis is using VHDL as well as the Top – Down design methodologies in order to design the hardware system performing the following components : - The Cordic algorithm to calculate the sin and cos trigonometric function - Components in the block schematic of compression and decompression of images base on DCT transform They consist of : + Forward and Inverse DCT transform + Quantization and dequantization + Zigzag and dezigzag + Code and decode The calculations in the thesis are carried out on the real numbers with the form of describing the floating point 16 bits imitate the standard of IEEE 754 32 bits It is difficult to load directly the above designs into the device ( UP1 kit of Altera corporation) because of the limitation of materials Although the results are only within the level of simulation, they have proved the capacity of the system It mean that they can operate well on the devices The gained results are expected can contribute to the making of the well established foundation for the application of the hardware design in the future MỤC LỤC CHƯƠNG : GIỚI THIỆU I DẪN NHẬP II MỤC TIÊU VÀ PHƯƠNG TIỆN III BỐ CỤC CỦA LUẬN VĂN CHƯƠNG : KHÁI NIỆM VỀ MÔI TRƯỜNG THIẾT KẾ PHẦN CỨNG I QUÁ TRÌNH THIẾT KẾ HỆ THỐNG SỐ II NGÔN NGỮ MÔ TẢ PHẦN CỨNG III CÁC CÔNG CỤ PHẦN MỀM HỖ TR IV CÔNG NGHỆ FPGA 10 Sự Phát Triển Của Các Thiết Bị Lập Trình Được 10 Cấu Trúc FPGA 12 ng Dụng Của FPGA 13 Quá Trình Cài Đặt 15 loại FPGA 17 CHƯƠNG : NGÔN NGỮ VHDL 18 I LỊCH SỬ PHÁT TRIỂN 18 II MỘT SỐ ĐẶC ĐIỂM CỦA VHDL 19 III CẤU TRÚC NGÔN NG VHDL 20 Các Thuật Ngữ Cơ Bản 20 Khai Báo Entity 21 Phần Architecture Body 22 CHƯƠNG : GIỚI THIỆU PHẦN MỀM MAX+PLUSII 29 I.GIỚI THIỆU PHẦN MỀM MAX+PLUSII 29 II.QUÁ TRÌNH THIẾT KẾ 30 III.CÁC ỨNG DỤNG CỦA MAX+PLUSII 30 IV FILE THIẾT KẾ, FILE PHỤ THUỘC, PROJECT 31 V CÁC CÁCH THIẾT KEÁ 33 VI.FLOOR PLAN EDITOR MAX+PLUSII 33 VII AHDL 34 VIII.VHDL 34 IX VERILOG 35 X PRIMITIVE, MEGAFUNCTION, MACROFUNCTION 35 XI HỆ THỐNG PHÂN CẤP CỦA MỘT PROJECT 36 XII THI HÀNH CHƯƠNG TRÌNH 37 XIII TRÌNH BIÊN DỊCH MAX+PLUSII 37 XIV PHÁT HIỆN VÀ ĐỊNH VỊ LỖI 39 XV KIỂM TRA CHƯƠNG TRÌNH 39 XVI LẬP TRÌNH THIẾT BỊ XVII MAX+PLUSII PROGRAMMABLE CHƯƠNG : TOÁN HỌC DẤU CHẤM ĐỘNG TRÊN FPGA I GIỚI THIỆU II DẠNG THỨC MÔ TẢ DẤU CHẤM ĐỘNG III CỘNG TRỪ DẤU CHẤM ĐỘNG A Thuật Giải B Kết Quả Thực Hiện IV NHÂN SỐ DẤU CHẤM ĐỘNG A Thuật Giải B Kết Quả V CHIA SỐ DẤU CHẤM ĐỘNG A Phương Pháp B Phương Pháp C Kết Quả CHƯƠNG V : THUẬT GIẢI CORDIC I CÁC PHƯƠNG TRÌNH CORDIC CƠ BẢN 41 41 43 43 44 46 46 48 49 49 50 51 51 52 52 54 54 II XỬ LÝ CÁC GÓC NGOÀI TẦM ± αmax III CÁC CẤU TRÚC PHẦN CỨNG CỦA CORDIC Cấu Trúc Nối Tiếp Cấu Trúc Song Song IV CHỌN LỰA V THỰC HIỆN VI SAI SỐ CHƯƠNG : CƠ SỞ NÉN ẢNH SỐ I.CƠ SỞ VỀ NÉN ẢNH TĨNH II PHÂN LOẠI NÉN III CÁC CHỈ TIÊU ĐÁNH GIÁ IV SƠ ĐỒ QUÁ TRÌNH NÉN V GIẢI NÉN CHƯƠNG : CẤU TRÚC VLSI CHO BIẾN ĐỔI DCT I CẤU TRÚC VLSI CHO DCT_1D Định Nghóa Xây Dựng Cấu Trúc 3.Thực Hiện Cấu Trúc II CẤU TRÚC VLSI CHO IDCT_1D Mô Tả Cấu Trúc Thực Hiện Cấu Trúc III BIẾN ĐỔI DCT_2D 59 60 61 62 63 63 69 70 70 71 71 72 75 78 78 78 80 92 99 99 103 107 Định Nghóa Cấu Trúc Phần Cứng Cho Dct_2d Thực Hiện Cấu Trúc Phần Cứng Cho Dct_2d IV BIẾN ĐỔI IDCT-2D CHƯƠNG : LƯNG TỬ HOÁ I LƯNG TỬ HOÁ II GIẢI LƯNG TỬ CHƯƠNG : MÃ HÓA VÀ GIẢI MÃ I ZIGZAG HOÁ II MÃ HÓA Mã RLC Thường Mã RLC Thích Nghi III THỰC HIỆN MÔ HÌNH PHẦN CỨNG IV GIẢI MÃ Nguyên Tắc 2.Sơ Đồ Khối Thực Hiện Giải Mã CHƯƠNG 10 : KẾT QUẢ VÀ TỒN TẠI I XÉT CHO KHỐI DỮ LIỆU THỨ II XÉT CHO KHỐI DỮ LIỆU THỨ III XÉT CHO KHỐI DỮ LIỆU THỨ IV KẾT QUẢ VÀ TỒN TẠI V HƯỚNG PHÁT TRIỂN 107 107 109 119 123 123 129 133 133 137 137 138 140 153 153 153 154 161 161 168 171 173 174 Chương Giới thiệu Chương GIỚI THIỆU I DẪN NHẬP Trong năm đầu thập niên 1990, ngành công nghệ điện tử đứng trước nhu cầu ngày tăng máy tính nhân, tế bào điện thoại thiết bị viễn thông tốc độ cao Trước cạnh tranh để chia sẻ thị trường, nhà cung cấp phải tạo sản phẩm thỏa mãn yêu cầu : + Đa + Hiệu suất cao + Giá thành thấp để làm điều này, nhà cung cấp phải tạo hệ thống phức tạp mà với thiết bị IC (Integrated Circuit) diện tích mạch in (PCB : Printed Circuit Board) phải nhỏ Khó khăn nhà cung cấp kó sư thiết kế họ phải đối phó với gia tăng độ phức tạp thiết kế ngày cao đồng thời phải nhanh chóng đưa sản phẩm thị trường Tình làm nảy sinh cho phương pháp luận đại thích nghi việc thiết kế kiểm tra Các thiết bị logic lập trình mật độ cao (High – Density Programmable Logic Devices) vaø VHDL (the Very High Speed Integrated Circuit (VHSIC) Hardware Description Language) trở thành phần tử cốt yếu phương pháp luận II MỤC TIÊU VÀ PHƯƠNG TIỆN Mục tiêu luận văn vận dụng ngôn ngữ mô tả phần cứng VHDL để thiết kế phần cứng : Thuật giải Cordic để tính toán hàm lượng giác sin cos góc α Sau thiết kế phần cứng khối sơ đồ nén ảnh (tónh) sơ đồ giải nén Cụ thể : + Biến đổi DCT Thuận ngược + Lượng tử hoá giải lượng tử + ZigZag hoá giải Zigzag + Mã hoá giải mã Đã có nhiều nghiên cứu nhằm cải tiến thuật giải Cordic, để tính toán nhanh Mỗi thành tựu đạt việc cải tiến thuật giải dẫn đến cấu HVTH : Đinh Công Đoan Trang Chương Giới thiệu trúc phần cứng khác Chính thế, có nhiều cấu trúc phần cứng khác cho giải thuật Cordic Trong số phải kể đến : - Thuật giải “Branching Cordic” Duprat Muller : cho phép thực nhanh thuật giải Cordic dùng số có dấu yêu cầu số chuẩn hoá Việc tăng tốc đạt cách thực hai phép quay Cordic song song hai khối riêng biệt - Phương pháp “Double Step Branching Cordic” Dhananjay S Phatak : cải tiến thuật giải , phương pháp rằng, thực hai mode quay bước, mà cần bổ sung phần cứng Khâu quan trọng phức tạp sơ đồ nén ảnh (tên sở DCT) biến đổi DCT, biến đổi DCT chiều thông thường phải dùng đến 56 phép nhân, chiếm nhiều thời gian thực tài nguyên Đến thời điểm này, có nhiều thuật giải tính nhanh biến đổi DCT chiều, phần lớn thuật giải có dáng dấp giống biến đổi nhanh Fourier, số phép nhân thuật giải khoảng 13 Có thể kể đến : DCT nhanh P.G Fernandez, J.RAMIREZ dùng hệ thống số RNS (Residuce Number System) dùng 14 phép toán nhân 32 phép toán cộng/ trừ Biến đổi DCT nhanh Parkhurst (1988), Wu (1993) dùng 13 phép toán nhân … Còn biến đổi DCT hai chiều dựa biến đổi DCT chiều thông qua dòng, cột Trong trình thiết kế, tác giả sử dụng phần mềm Max+Plus II hãng Altera để thực hiện, Max+Plus II phần mềm thiết kế số, cung cấp môi trường thiết kế độc lập, dễ dàng thích nghi với mạch số đặc trưng Mỗi đề án thiết xong, kiểm tra cách chạy mô Có hai chế độ mô : + Mô chức : loại mô không quan tâm đến trì hoãn tín hiệu, xem xét mặt logic Do đề án chạy chế độ mô chức chưa có nghóa chạy hệ thống thực (khi nạp vào thiết bị) + Mô định thời : loại mô xem xét tương tác hệ thống thiết kế hệ thống thực, nghóa tính đến trì hoãn tín hiệu phần tử , tính đến nhiễu loạn phát sinh hệ thống Do đề án chạy chế độ chạy hệ thống thực Mục tiêu ban đầu đề chạy thử nghiệm Kit UP1 hãng Altera, hạn chế mặt tài nguyên nên việc chạy thử nghiệm không thực Tuy nhiên xuyên suốt luận văn tác giả chứng tỏ tính khả thi HVTH : Đinh Công Đoan Trang Chương Giới thiệu hệ thống theo nghóa “ hoàn toàn chạy thiết bị” mô định thời cho tất thành phần, kiểm chứng Matlab Trong luận văn, tác giả vận dụng triệt để phương pháp luận Top – Down thiết kế, nghóa từ vấn đề lớn, ta chia nhỏ thành thành phần nhỏ hơn, phần nhỏ lại phân chia tiếp thực dễ dàng Việc vận dụng phương pháp cần thiế, có nhiều thao tác cần dùng lệnh phần mềm, xét quan điểm phần cứng lại tương đương với nhiều thao tác nhỏ, chí phức tạp III BỐ CỤC CỦA LUẬN VĂN Luận văn gồm chương sau : Chương : Giới Thiệu Chương giới thiệu khái quát nội dung đề tài, công cụ dùng để thực đề tài, số vấn đề có liên đến đề tài Chương : Khái Niệm Về Môi Trường Thiết Kế Phần Cứng Chương trình bày bước thực trình thiết kế hệ thống số, giới thiệu FPGA Chương : Ngôn Ngữ VHDL Trình bày sơ lược ngôn ngữ mô tả phần cứng VHDL, ngôn ngữ chuẩn hoá IEEE Chương : Giới Thiệu Phần Mềm Max+Plus II Chương trình bày tóm tắt đặc điểm phần mềm Max+plus II, công cụ thiết kế phần cứng dùng luận văn Chương : Toán Học Dấu Chấm Động Trên FPGA Chương trình bày khuôn dạng mô tả số có dấu chấm động theo chuẩn IEEE 754 32 bit, làm sở để thiết lập khuôn dạng tương tự 16 bit dùng luận văn Đồng thời trình bày giải thuật tính toán phép toán +, -, *, / số có dấu chấm động kết thực thuật giải Chương : Thuật Giải Cordic Trình bày thuật giải Cordic dùng để tính toán hàm sin, cos Nêu cấu trúc phần cứng trình thực kết thực thuật giải VHDL Chương : Cơ Sở Về Nén nh Số Trình bày sơ đồ nén ảnh giải nén (xử lý cho ảnh tónh, đen trắng 256 mức xám) sở biến đổi DCT, để làm tảng cho thiết kế phần cứng sau Chương : Cấu Trúc VLSI Cho Biến Đổi DCT HVTH : Đinh Công Đoan Trang Chương Giới thiệu Trình bày việc xây dựng cấu trúc VLSI cho biến đổi DCT_1D thuận ngược, sau thực cấu trúc Dựa biến đổi chiều để thực biến đổi hai chiều DCT, kết thực biến đổi VHDL trình bày chương Chương : Lượng Tử Hoá Trình bày vấn đề lượng tử hoá giải lượng tử sơ đồ nén giải nén Sau xây dựng mô hình phần cứng thực thao tác này, sau kết thực Chương : Mã Hoá Trình bày nguyên tắc mã hoá giải mã RLC thích nghi, sau trình xây dựng thực mô hình phần cứng cho thao tác mã hoá giải mã theo phương pháp Cuối kết thực mô hình phần cứng Chương 10 : Kết Quả Và Hướng Phát Triển Trình bày số kết thử nghiệm mô nén giải nén khối ảnh 8x8, sau hướng phát triển đề tài HVTH : Đinh Công Đoan Trang Chương Môi trường thiết kế phần cứng Chương KHÁI NIỆM VỀ MÔI TRƯỜNG THIẾT KẾ PHẦN CỨNG Khi kích thước độ phức tạp hệ thống gia tăng, nhiều công cụ thiết kế trợ giúp bời máy tính (CAD-Computer Aided Design) đưa vào trình thiết kế phần cứng Phương pháp thiết kế giấy thay cách thiết kế máy tính, để kiềm tra tạo công cụ phần cứng tự động Hỗ trợ mạnh mẽ cho phương pháp thiết kế ngôn ngữ phần cứng (HDLs – Hardware Descrption Languages) HDLs giúp ích nhiều cho người thiết kế phần cứng Hiện nhà nghiên cứu tìm nhiều cách cho phép HDLs cải tiến quy trình thiết kế hệ thống số Chương thảo luận khái niệm HDLs ứng dụng chúng môi trường thiết kế Chúng ta mô tả trình thiết kế trình HDLs thích hợp chỗ Mô tả mô tổng hợp hai ứng dụng thường xuyên HDLs Tiếp theo sau ta trình bày quy trình thiết kế chế tạo mạch FPGA I QUÁ TRÌNH THIẾT KẾ HỆ THỐNG SỐ Quá trình thiết kế hệ thống số mô tả hình sau : tưởng thiết kế Thiết kế hành vi Dòng lưu đồ,ngôn ngữ tư nhiên Tối ưu luận lý Thiết kế đường liệu Cấu trúc Bus ghi nh xạ công nghệ Thiết kế luận lý Danh sách cổng dây nối Placement Thiết kế vật lý Danh sách bán dẫn, mach Chế tạo HVTH : Đinh Công Đoan Routing Hình 1.1 : Quá trình thiết kế hệ thống số Trang Chương Mã hóa Hình 9.38 : Kết sau giải mã Các kết đối chứng dễ dàng cách so sánh với hình phần kiểm tra mã hoá Các thông tin trích từ file.rpt sau biên dịch : Total I/O pins used: 27/53 ( 50%) Total logic cells used: 548/576 ( 95%) Total embedded cells used: 0/24 ( 0%) Total EABs used: 0/3 ( 0%) HVTH : Đinh Công Đoan Trang 160 Chương 10 Kết hướng phát triển Chương 10 KẾT QUẢ VÀ HỨƠNG PHÁT TRIỂN Toàn luận văn trình bày việc xây dựng thực mô hình phần cứng ngôn ngữ VHDL, chứng minh tính khả thi (theo nghóa : hoàn toàn chạy hệ thống thự) thông qua mô định thời, kiểm chứng kết Matlab Tuy nhiên hạn chế mặt tài nguyên, nên chạy trực tiếp thiết bị (kit UP1 hãng Altera), mà dừng lại việc mô định thời cho khối ảnh 8x8 Sau xin trình bày số hình ảnh kết thực cho phần sơ đồ nén giải nén áp dụng cho khối liệu 8x8 để minh hoạ trực quan thực Sau hướng phát triển đề tài I XÉT CHO KHỐI DỮ LIỆU THỨ (DATA1) Khối liệu ban đầu có giá trị dạng thập phân cho bảng sau : 45 43 43 48 45 48 50 50 45 50 53 50 48 53 53 48 50 43 48 56 56 50 56 56 45 45 50 53 56 61 56 56 58 50 61 53 50 61 58 63 56 56 53 48 45 45 53 53 50 56 63 68 68 61 63 61 48 53 56 50 61 50 61 61 1) QUÁ TRÌNH NÉN a) BIẾN ĐỔI DCT_2D : Kết qủa biến đổi DCT_2D Data1 chip DCT_2D HVTH : Đinh Công Đoan Trang 161 Chương 10 Kết hướng phát triển Hình 10.1 : Kết DCT_2D Data1 B) LƯNG TỬ HOÁ : Kết lượng tử hoá chip “Quanbox” Hình 10.2 : Kết lượng tử hoá Data1 Chú ý : bảng 81 = -1 (do quy ước chương 8) HVTH : Đinh Công Đoan Trang 162 Chương 10 Kết hướng phát triển C) ZIGZAG HOÁ : Kết zizag hoá chip “Zigzag” Hình 10.3 : Kết qủa zizag hoá Data1 chip zigzag D) MÃ HOÁ : Mã hoá chip RLC Hình 10.4 : Kết mã hoá chip RLC HVTH : Đinh Công Đoan Trang 163 Chương 10 Kết hướng phát triển Giản đồ định thời sau cung cấp thông tin dung lượng bit nén Data1 Hình 10.5 : Giản đồ định thời testrlc Quan sát giản đồ định thời, ta thấy : sau nén, dung lượng Data1 lại 62 bit (trong địa từ đến 61 Hình 10.4) Tỷ số nén cho Data1 : n = 512/62 = 8.3 : Cũng quan sát chuỗi zigzag Hình 10.3, ta thấy nâng tỷ số nén ta dùng đến bit để mô tả số phần tử chuỗi zero(thay dùng 4bit) Cụ thể : + Nếu dùng bit, n = 512/54 = 9.5:1 (dùng 54 bit để mã hoá) + Nếu dùng bit, n = 512/ 50 = 10.24 :1 (dùng 50 bit) việc dùng 4, hay bit hoàn toàn đạt cách điều chỉnh tham số sourcecode (không làm thay đổi chất lượng ảnh sau giải nén) 2) QUÁ TRÌNH GIẢI NÉN (cho Data1) HVTH : Đinh Công Đoan Trang 164 Chương 10 Kết hướng phát triển A) GIẢI MÃ : thực chip IRLC, kết sau giải mã chuỗi bit nén cho Data1 : Hình 10.6 : Kết giải mã chip IRLC Tính đắn chip giải mã IRLC kiểm chứng cách so sánh kết Hình 10.6 với Hình 10.3 B) GIẢI ZIGZAG : thực chip Izigzag, kết sau : Hình 10.7 : Giải zigzag giải nén cho Data1 HVTH : Đinh Công Đoan Trang 165 Chương 10 Kết hướng phát triển C) GIẢI LƯNG TỬ : thực chip Iquanbox, kết : Hình 10.8 : Kết giải lượng tử giải nén cho Data1 D) BIẾN ĐỔI IDCT_2D : thực chip IDCT_2D, kết : Hình 10.9 : Kết biến đổi IDCT_2D giải nén cho Data1 HVTH : Đinh Công Đoan Trang 166 Chương 10 Kết hướng phát triển Kết Hình 10.9 khối ảnh giải nén Data1, để có nhìn trực quan hơn, ta chuyển sang dạng thập phân Hình 10.10 : Kết Hình 10.9 chuyển đổi sang dạng mô tả thông thường (HEX) Bảng sau kết giải nén cho khối Data1, dạng decimal 50 50 50 49 48 48 47 47 47 48 48 50 51 52 53 53 46 47 49 51 54 56 58 59 50 51 52 54 56 58 59 60 57 57 57 57 56 56 56 56 59 59 58 57 56 55 55 54 55 56 56 56 57 57 58 58 50 51 53 55 57 60 61 62 Bảng sau sai số khối ảnh gốc khối ảnh giải nén HVTH : Đinh Công Đoan Trang 167 Chương 10 Kết hướng phát triển -5 -2 -5 -3 -5 -7 -4 -6 -7 -3 -7 -1 -2 -5 -1 -1 -4 -9 12 -3 -3 -6 -11 11 -6 -10 -2 -3 -2 -5 -3 -4 -1 Ta nhận thấy biên độ lớn sai số 12 II XÉT CHO KHỐI DỮ LIỆU THỨ (Data2) 1) GIAI ĐOẠN NÉN Trong khối liệu thứ này, ta không trình bày chi đoạn trung gian, mà nêu kết cuối Khối liệu gốc cho baûng sau : 79 76 72 74 73 69 76 72 75 78 75 76 70 63 76 77 79 76 67 75 75 68 71 78 82 82 78 75 67 69 71 69 82 83 80 86 78 75 67 75 86 86 78 80 78 78 79 75 94 85 74 81 79 82 80 78 -2 -5 -10 -1 tieát keát giai 94 94 82 79 85 80 83 78 Kết sau mã hoá : Hình 10.11 : Mô định thời cũa giai đoạn mã hoá Data2 HVTH : Đinh Công Đoan Trang 168 Chương 10 Kết hướng phát triển Hình 10.12 : Kết nén (mã hoá) khối Data2 Khối liệu thứ sau nén có dung lượng 66 bit Vậy tỷ số nén : n = 512/66 = 7.76 : Cũng việc quan sát liệu chuỗi zigzag, ta thấy dùng bit mô tả chiều dài chuỗi zero, tăng tỷ số nén, cụ thể : Nếu dùng bit, tỷ số nén : n = 512/57 = : Nếu dùng bit, tỷ số nén : n = 512/52 = 9.85 : Các tỷ số hoàn toàn đạt cách chỉnh tham số sourcecode 2) QUÁ TRÌNH GIẢI NÉN Kết sau giải nén (giai đoạn biến đổi 10.13 Kết chuyể sang dạng thập phân : 74 75 77 80 85 77 77 78 79 82 78 77 77 77 78 74 74 74 74 76 69 69 70 72 75 68 68 69 71 75 73 73 72 73 75 HVTH : Đinh Công Đoan IDCT_2D) cho Hình 91 86 81 78 78 79 77 95 89 83 81 82 82 80 98 91 84 82 84 85 81 Trang 169 Chương 10 Kết hướng phát triển 78 77 76 75 74 75 76 77 Hình 10.13 : Kết giải nén (IDCT_2D) Data2 Bảng sau sai số số liệu gốc giải nén : -5 -1 -6 -6 -2 -5 HVTH : Đinh Công Đoan -2 -10 -1 -1 2 1 -5 -2 -2 -6 -3 10 -8 -5 -3 -1 -1 -4 -9 -3 0 -4 -2 -3 -5 Trang 170 Chương 10 Kết hướng phát triển III XÉT CHO KHỐI DỮ LIỆU THỨ (Data3) Khối liệu thứ cho bảng sau : 52 63 62 63 67 79 85 87 55 59 59 58 61 65 71 79 61 66 68 71 68 60 64 69 66 90 113 122 104 70 59 68 70 109 144 154 126 77 55 65 61 85 140 106 88 68 61 76 64 69 66 70 68 58 65 78 73 72 73 69 70 75 83 94 Kết nén : Hình 10.14 : Kết nén khối Data3 Chuỗi liệu mã hoá cho khối Data3 có độ dài 126 bit, tỷ số nén cho khối : n = 512/126 = : (126 xem Hình 10.15) Cũng quan sát chuỗi zigzag trình mã hoá (Hình 10.16), ta thấy trường hợp này, dùng bit bit biểu diễn chiều dài chuỗi zero hiệu nén không cải thiện, cụ thể : Nếu dùng bit, tỷ số nén : n = 512/126 = : Nếu dùng bit, tỷ số nén : n = 512/123 = :1 HVTH : Đinh Công Đoan Trang 171 Chương 10 Kết hướng phát triển Hình 10.15 : Mô định thời cho mã hoá Data3 Hình 10.16 : Chuỗi zigzag trình mã hoá Data3 HVTH : Đinh Công Đoan Trang 172 Chương 10 Kết hướng phát triển Kết giải nén cho bảng sau : 65 55 52 64 79 84 85 86 65 55 49 50 54 58 69 80 64 68 75 74 62 52 58 71 63 89 121 129 105 72 59 63 65 97 135 146 119 81 63 64 70 86 106 110 90 67 63 72 73 74 76 75 67 61 68 81 75 69 67 70 70 70 77 87 -9 -1 -2 -4 -2 -2 -9 -5 -10 -5 -3 -3 -3 -2 -1 Sai số liệu gốc giải nén : -13 10 -1 -12 -5 -10 10 7 -1 -3 -2 -7 -3 -2 -8 -7 -1 -2 5 12 -4 -8 IV KẾT QUẢ VÀ TỒN TẠI Phải thừa nhận rằng, việc xử lý phép toán số có mô tả dấu chấm động đạt độ xác việc tính toán hàm sin, cos biến đổi DCT thuận ngược xử lý khác sơ đồ nén giải nén (qua kiểm chứng Matlab) Tuy nhiên điều làm cho công việc xử lý thao tác thêm phức tạp, tất yếu thời gian xử lý tài nguyên phần cứng gia tăng Việc dùng mã RLC thích nghi có thuận lợi mã RLC thông thường, hiệu nén chưa thể cao, thức xây dựng phần cứng cho hoàn toàn áp dụng để thực mã hoá hiệu mã hoá Huffman chuẩn nén JPEG Thời gian lâu khối xử lý sơ đồ nén biến đổi DCT, hệ thống hoàn chỉnh chạy song song thành phần thời gian xử lý thời gian khối lâu nhất, tức DCT_2D HVTH : Đinh Công Đoan Trang 173 Chương 10 Kết hướng phát triển Hy vọng nội dung luận văn xem bước khởi đầu tốt cho việc vận dụng ngôn ngữ mô tả phần cứng việc chế tạo thiết bị xử lý chuyên dụng, ASICs (Aplication Specific IC) sau Tác giả thừa nhận rằng, chứng tỏ tính khả thi hệ thống theo nghóa hoàn toàn chạy thiết bị, nhiên kết dừng lại việc mô nhiều làm tính thuyết phục Nhưng nỗ lực lớn việc xâm nhập lãnh vực tương đối mẻ nước, mà tài liệu liên quan hoi, chủ yếu dựa vào số thông tin báo Do tránh khỏi thiếu xót, mong nhận phê bình, đóng góp Thầy cô bạn V - - - HƯỚNG PHÁT TRIỂN Đề tài phát triển theo hướng sau : Nghiên cứu để tối ưu hoá việc thực thi phần cứng : vấn đề tối ưu hoá logic quan trọng khó khăn, đòi hỏi phải nghiên cứu kỹ cấu trúc, thuật toán liên quan Nhưng lại có ý nghóa quan trọng kinh tế thực tiễn Xây dựng mã hoá theo chuẩn nén công nghiệp để có tỷ số nén cao Kết hợp nén âm hình ảnh : vấn đề lớn công nghệ truyền thông đa phương tiện đại, đòi hỏi tính thời gian thực xử lý, thực phần cứng có ý nghóa Mở rộng việc thiết kế phần cứng để nén tín hiệu video (ảnh động) Kết hợp biến đổi khác, tính toán hàm sơ cấp khác để làm đồng xử lý toán học … HVTH : Đinh Công Đoan Trang 174 ... đồ nén ảnh (tónh) sơ đồ giải nén Cụ thể : + Biến đổi DCT Thuận ngược + Lượng tử hoá giải lượng tử + ZigZag hoá giải Zigzag + Mã hoá giải mã Đã có nhiều nghiên cứu nhằm cải tiến thuật giải Cordic, ... bày giải thuật tính toán phép toán +, -, *, / số có dấu chấm động kết thực thuật giải Chương : Thuật Giải Cordic Trình bày thuật giải Cordic dùng để tính toán hàm sin, cos Nêu cấu trúc phần cứng... nạp vào đơn vị lập trình tạo chip FPGA cuối Toàn trình cài đặt mạch FPGA khoảng vài phút đến giờ, phụ thuộc vào loại FPGA dùng HVTH : Đinh Công Đoan Trang 16 Chương Môi trường thiết kế phần cứng