Đánh giá hiệu năng các kiến trúc vi xử lý đa lõi

Đánh giá hiệu năng các kiến trúc vi xử lý đa lõi Đánh giá hiệu năng các kiến trúc vi xử lý đa lõi Đánh giá hiệu năng các kiến trúc vi xử lý đa lõi luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - CHU BÁ THÀNH ĐÁNH GIÁ HIỆU NĂNG CÁC KIẾN TRÚC VI XỬ LÝ ĐA LÕI Chuyên ngành: CÔNG NGHỆ THÔNG TIN LUẬN VĂN THẠC SĨ KỸ THUẬT CÔNG NGHỆ THÔNG TIN NGƯỜI HƯỚNG DẪN KHOA HỌC: TS HỒ KHÁNH LÂM Hà Nội - 2013 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - CHU BÁ THÀNH ĐÁNH GIÁ HIỆU NĂNG CÁC KIẾN TRÚC VI XỬ LÝ ĐA LÕI Chuyên ngành: CÔNG NGHỆ THÔNG TIN LUẬN VĂN THẠC SĨ KỸ THUẬT CÔNG NGHỆ THÔNG TIN NGƯỜI HƯỚNG DẪN KHOA HỌC: TS HỒ KHÁNH LÂM Hà Nội - 2013 LỜI CẢM ƠN Để hoàn thành Luận văn thạc sỹ này, nỗ lực, cố gắng thân, tơi cịn nhận giúp đỡ nhiệt tình thầy, cơ, gia đình bè bạn Để bày tỏ lòng biết ơn mình, tơi xin gửi lời cảm ơn chân thành sâu sắc đến tập thể Ban lãnh đạo cán bộ, giáo viên Viện Công nghệ thông tin & truyền thông, Viện Đào tạo sau đại học - trường Đại học Bách khoa Hà Nội; Ban lãnh đạo trường Đại học SPKT Hưng Yên tạo điều kiện cho theo học bảo vệ luận văn khoá học thạc sỹ 20112013 Tơi xin bày tỏ lịng cảm ơn trân trọng đến TS Hồ Khánh Lâm - người trực tiếp hướng dẫn, tận tình, tận tâm bảo, góp ý, giúp đỡ mặt để tơi hồn thành luận văn Tơi xin bày tỏ lịng cảm ơn đến gia đình, bạn bè, đồng nghiệp động viên, quan tâm, tạo điều kiện giúp đỡ suốt thời gian theo học Xin chân thành cảm ơn ! Hà Nội, ngày 19 tháng năm 2013 Học viên Chu Bá Thành LỜI CAM ĐOAN Tôi Chu Bá Thành, xin cam đoan luận văn “Đánh giá hiệu kiến trúc vi xử lý lõi”, sản phẩm nghiên cứu cá nhân Các cơng thức, hình vẽ,…là xác Kết mơ thực Microsoft Excel JMT (Java Modelling Tools) MỤC LỤC MỤC LỤC LỜI CẢM ƠN LỜI CAM ĐOAN DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT DANH MỤC CÁC BẢNG DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ MỞ ĐẦU 12 I LÝ DO CHỌN ĐỀ TÀI 12 II LỊCH SỬ NGHIÊN CỨU 12 III MỤC ĐÍCH NGHIÊN CỨU CỦA LUẬN VĂN, ĐỐI TƯỢNG, PHẠM VI NGHIÊN CỨU 12 IV TÓM TẮT CƠ BẢN CÁC LUẬN ĐIỂM CƠ BẢN VÀ ĐÓNG GÓP MỚI CỦA TÁC GIẢ 12 V PHƯƠNG PHÁP NGHIÊN CỨU 12 NỘI DUNG 14 CHƯƠNG I: TỔNG QUAN VỀ CHIP ĐA LÕI 14 1.1 KHÁI NIỆM VI XỬ LÝ ĐA LÕI 14 1.1.1 Khái niệm chip đa lõi 14 1.1.2 Kiến trúc chip đa lõi đa luồng 15 1.2 MẠNG KẾT NỐI CÁC LÕI XỬ LÝ TRONG CHIP 17 1.2.1 Mạng liên kết tĩnh lõi 17 1.2.2 Các loại cấu hình kết nối động mạng kết nối N 30 CHƯƠNG II: LUẬT AMDAHL CHO CÁC CHIP ĐA LÕI 40 2.1 TÍNH TỐN SONG SONG 40 2.1.1 Khái niệm tính tốn song song 40 2.1.2 Công thức mức tăng tốc thực song song 43 2.1.3 Phân tích hiệu thực song song 43 2.2 LUẬT AMDAHL 44 2.2.1 Công thức luật Amdahl tổng quát 44 2.2.2 Luật Amdahl với tăng tốc chương trình 47 2.2.3 Luật Amdahl cho chip đa lõi 48 2.2.4 Hiệu ứng Amdahl 52 2.2.5 Hạn chế luật Amdahl 52 CHƯƠNG III: MẠNG HÀNG ĐỢI 53 3.1 PHÂN LOẠI MẠNG CÁC HÀNG ĐỢI 53 3.1.1 Mạng mở hàng đợi 53 3.1.2 Mạng đóng hàng đợi 54 3.13 Mạng kếp hợp 55 3.1.4 Mạng có ràng buộc số lượng khách hàng 55 MẠNG HÀNG ĐỢI NHIỀU LỚP CÔNG VIỆC 55 3.2.1 Các mạng lớp công việc 55 3.2.2 Các mạng nhiều lớp công việc 57 3 CÁC SỐ ĐO HIỆU NĂNG CỦA MẠNG HÀNG ĐỢI 59 3.3.1 Các mạng lớp công việc 59 3.3.2 Các mạng nhiều lớp công việc 61 CÁC MẠNG HÀNG ĐỢI CĨ NGHIỆM DẠNG TÍCH CÁC XÁC SUẤT 63 3.4.1 Cân toàn cục mạng hàng đợi 64 3.4.2 Cân cục 64 CHƯƠNG IV: PHÂN TÍCH, ĐÁNH GIÁ HIỆU NĂNG CỦA CHIP ĐA LÕI 68 4.1 ĐÁNH GIÁ HIỆU NĂNG THEO LUẬT AMDAHL 68 4.1.1 Phân tích hiệu vi xử lý đa lõi dựa luật Amdahl 68 4.1.2 Đánh giá hiệu dựa luật Amdahl 75 4.2 ĐÁNH GIÁ HIỆU NĂNG THEO MẠNG XẾP HÀNG ĐĨNG CĨ NGHIỆM DẠNG TÍCH CÁC XÁC SUẤT 82 TÀI LIỆU THAM KHẢO 95 DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT TT Từ viết tắt Giải nghĩa SMC Symmetric Multi Core AMC Asymmetric Multi Core DMC Dynamic Multi Core CTMC Continuous Time Markov Chain DANH MỤC CÁC BẢNG Bảng 1.1: Các đặc tính kim tự tháp 24 Bảng 1.2: Các đặc tính siêu lập thể 29 Bảng 1.3: Các đặc tính kết nối đầy đủ 30 Bảng 1.4: So sánh số cấu hình mạng kết nối động 38 DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ Hình 1.1: Các kiến trúc chip đa lõi ứng dụng chung 15 Hình 1.2:Chip đa lõi với L2 cache chia sẻ 16 Hình 1.3:Chip đa lõi L2 cache riêng 16 Hình 1.4: Kiến trúc kiểu ngói lợp chip đa lõi (tiled architecture) với 16 tiles 17 Hình 1.5: Mạng kết nối N: bus đơn 18 Hình 1.6: Mạng nối N: nhiều bus 19 Hình 1.7: Mạng kết nối N: bus giao 19 Hình 1.8: chuỗi kết nối đa xử lý 20 Hình 1.9:Cây nhị phân 21 Hình 1.11:Cây béo 22 Hình 1.10: Cây tam phân 22 Hình 1.12: Cây X 22 Hình 1.13: Cây chuỗi hạt 23 Hình 1.14: Cây kim tự tháp 23 Hình 1.15: Các cấu trúc không thống 24 Hình 1.16: Vịng đa xử lý 25 Hình 1.17: Vịng sợi dây 25 Hình 1.19: Các cấu trúc lưới 26 Hình 1.20: Vịng 3D (3D torus) 4x4x4 28 Hình 1.21: Mạng hình 28 Hình 1.22: Các mạng cấu trúc siêu lập thể (Hypercubes) 29 Hình 1.23: Các cấu mạng kết nối đầy đủ 30 4.2 ĐÁNH GIÁ HIỆU NĂNG THEO MẠNG XẾP HÀNG ĐĨNG CĨ NGHIỆM DẠNG TÍCH CÁC XÁC SUẤT P11H CPU µ1 L11 cache µ0 P12 H P10 µ2 L21 cache P1M P13 H µ3 µc L3 cache Interconnect µ3 L3 cache J µB µM Memory MemBus µM PnM Pn3 H Memory M Pn1H CPU K L1n cache µ0 Pn0 µ1 Pn H µ2 L2n cache Hình 4.2 Mơ hình mạng hàng đợi đóng hệ thống vi xử lý đa lõi 82 Mơ hình mạng hàng đợi đóng nhiều lớp cơng việc có nghiệm dạng tích xác suất trạng thái MCPFQN (Multiclass Closed Product-Form Queueing Network) đề xuất cho kiến trúc vi xử lý đa lõi không trùng lặp với nghiên cứu trước kiến trúc lõi Để đơn giản xét mơ hình cho hình xét cho trường hợp lõi CPU tham chiếu lệnh nhớ để đọc thực Ở đưa ví dụ kiến trúc lõi với cấp cache, L3 cache chia sẻ chung cho lõi Giữa L2 cache L3 cache có interconnect L3 cache main memory (RAM) có memory bus Mơ hình coi cache, lõi CPU với tài nguyên (các ghi, đường ống lệnh) nút server Theo cách ta đưa mơ hình MCPFQN cho kiến trúc vi xử lý đa lõi Điều kiện cho lõi thực song song luồng lệnh lõi Các luồng lệnh lõi phải có kiểu khác (ví dụ, lệnh ngun lệnh dấu phẩy động, ) Nghĩa theo cách mô hình mạng hàng đợi luồng lệnh thuộc lớp khác nhau, có thời gian phục vụ lõi CPU khác Để phân tích hiệu năng, cần phải phân tích hai trường hợp: (I), lõi thực công việc thuộc lớp khác nhau, (II), lõi thực công việc thuộc lớp Với n lõi CPU phải thực n cơng việc song song Vì lõi có cấu trúc tài nguyên giống nên ta cần xét cho lõi Cho rằng, lõi CPU i nút kiểu: M/G/1-PS, với thời gian phục vụ loại phân bố khác loại cơng việc khác Các nút cịn lại thuộc kiểu: M/M/1 – FCFS, thời gian phục vụ µ ir chúng có phân bố mũ phụ thuộc vào lớp công việc, số lớp r = 1, , R , số nút i = 1,2, , K ; số module RAM (memory) m = 1,2, , M ; số module L3 cache j = 1,2, , J Các giá trị xác suất định tuyến mơ sau: Pi , xác suất định tuyến lệnh = (số lệnh mà lõi CPU i thực không tham chiếu nhớ)/(tổng số lệnh mà lõi CPU i thực hiện) Pi1H , xác suất định tuyến từ lõi CPU i đến L1 cache, hay L1_hit_rate = (số lệnh mà lõi CPU i tìm thấy L1 cache)/(tổng số lệnh mà lõi CPU i tham chiếu đến L1 cache) 83 Pi H , xác suất định tuyến từ lõi CPU i đến L2 cache, hay L2_hit_rate = (số lệnh mà lõi CPU i tìm thấy L2 cache )/(tổng số lệnh mà lõi CPU i thực tham chiếu L2 cache) Pi 3H , xác suất định tuyến từ lõi CPU i đến L3 cache, hay L3_hit_rate = (số lệnh mà lõi CPU i tìm thấy L3 cache )/(tổng số lệnh mà lõi CPU i thực tham chiếu L3 cache) PiM , xác suất định tuyến từ lõi CPU i đến nhớ = (số lệnh mà lõi CPU i tham chiếu nhớ chính/(tổng số lệnh mà lõi CPU i thực tham chiếu nhớ) Các giá trị xác định dựa vào tính tốn thời gian truy nhập nhớ trung bình AMAT (Avg_ mem_access_time) cho trường hợp tham chiếu lệnh chúng cho tỷ số trúng cache cao so với tham chiếu khoản liệu: AMAT=L1_hit_time+L1_miss_rate x L1_miss_penalty (1) Với cấp L1, L2, L3, ta có: L1_ miss_ penalty = L2_ hit_time + L2_ miss rate x L2_ miss_penalty (2) L2_ miss_ penalty = (interconnect_delay+L3_ hit_time) + L3_ miss_rate x L3_ miss_penalty (3) L3_miss_rate = Memory_bus_delay + memory_access_time Ví dụ: lõi CPU làm việc với 2GHz có cấp cache cho hình Trong 1000 lệnh mà lõi CPU i thực hiện, có 500 lệnh tham chiếu nhớ Trong 500 lệnh tham chiếu nhớ có 350 lệnh truy nhập trúng L1 cache, 100 lệnh trúng L2 cache, 40 lệnh trúng L3 cache có 10 lệnh tham chiếu nhớ Thời gian truy nhập L1 cache L1_hit_time = chu kỳ đồng hồ, hay 1ns, L2 cache = chu kỳ đồng hồ, L3 cache = 10 chu kỳ đồng hồ, nhớ 100ns Trễ interconnect 0,5ns, memory bus 1ns Khi đó: L1_hit_rate = 350/500 = 0,7; L2_hit_rate = 100/(500-350) = 0,667; L3_hit_rate = 40/(500-350-100) = 0,8 AMAT = L1_hit_time+L1_miss_rate x (L2_hit_time+L2_miss_rate 84 x L2_miss penalty (L3_hit_time+L3_miss_rate x L3_miss_penalty)) = 1ns + (1-0,7) x (2,5ns + (1- 0,667) x ((0,5ns+5ns) + (1- 0,8) x (1ns+100ns)) = 4,32ns Mức tăng tốc, SP = 100/4,32 = 23,15 Để mô phỏng, ta sử dụng ký hiệu sau đây: nir - số lượng công việc lớp thứ r nút i = 1,2, , K ; với mạng đóng: K R ∑∑ n ir =N (4.11) i =1 r =1 N r - số lượng công việc lớp thứ r toàn mạng; giá trị không thiết số mạng đóng, cơng việc chuyển từ nút đến nút khác chuyển lớp: K ∑ nir = N r (4.12) i =1 N - tổng số công việc thuộc tất lớp tồn mạng vector tổng số lượng cơng việc lớp: (4.13) N = ( N1 , N , , N R ) Si - trạng thái nút i mạng là: S i = (n i1 , ni , , niR ) thỏa mãn: K ∑ Si = N i =1 S- trạng thái tồn mạng gồm nhiều lớp cơng việc vector: S = ( S1 , S , , S N ) µ ir - tốc độ phục vụ nút i cho tất công việc thuộc lớp r π ir, js - xác suất định tuyến mà công việc lớp r nút i chuyển đến nút j lớp s Tốc độ công việc thuộc lớp r đến nút i: K R λir = ∑∑ λ js π js ,ir ; j =1 s =1 (4.14) 85 Số lượng trung bình đến (hay tỷ số đến, tốc độ đến tương đối) vir công việc thuộc lớp r nút i mạng đóng xác định xác suất định tuyến: K R vir = ∑∑ v js π js ,ir , (8) i = 1,2, , K , r = 1,2, , R j =1 s =1 Thường mặc định v1r = 1, r = 1,2, , R , dù giá trị khác thiết lập trường hợp khảo sát kiến trúc đa lõi ta vào thống kê tỷ số trúng (hay trượt) cache kiến trúc RISC, lệnh thực theo đường ống lệnh lõi CPU với thời gian chu kỳ đồng hồ Thuật toán MVA thuật tốn hiệu lập trình để tự động tính, sử dụng phổ biến để đánh giá hiệu hệ thống mạng viễn thơng [9] Vì lõi có cấu trúc giống nên ta cần xét hiệu cho lõi mơ hình có K=7 Nút 1: CPU, nút 2: L1 cache, nút 3: L2 cache, nút 4: L3 cache module, nút 5: interconnect, nút 6: memory bus, nút 7: memory module Ta lấy giá trị theo ví dụ trên, tất nút mơ hình hình xử lý lớp công việc (r =1), phải có trễ chuyển luồng lệnh xuất trạng thái chờ đợi trượt cache (đã giải thích hình 2) Hiệu CPU giảm Thuật toán MVA cho trường hợp tổng quát mạng đóng nhiều lớp cơng việc (MCPFQN) thực theo bước lặp sau: Bước 1: Khởi tạo: với i = 1, , K ; j = 1, , (mi − 1) r = 1, , R E[ N ir (0,0, ,0)] = 0; π i (0 | 0) = 1; π i ( j | 0) = Bước 2: Lặp với n = 0, , N Bước 2.1: với i = 1, , K r = 1, , R tính thời gian đáp ứng trung bình công việc lớp r nút i : 86 R  ( + E[ N is ( n − 1r )], Type1,2,4 (mi = 1) ∑ µ s =1 ir  R    1 + ∑ E[ N is (n − 1r )] +      s =1  , E[ Ri ( n)] =  µ ir mi  mi −  ∑ (mi − j − 1).π i ( j | n − 1r )      j =0    Type1, ( mi > 1)   , Type  µ ir (4.15) Trong đó, (n − 1r ) = (n1 , , nr − 1, , n R ) vector số công việc với công việc thuộc lớp r mạng Type 1: M/M/m-FCFS: tốc độ phục vụ cho lớp công việc khác phải Ví dụ, thiết bị I/O thiết bị đĩa Type 2: M/G/1-PS: CPU hệ thống máy tính thường xun mơ nút loại Type 3: M/G/∞ (server vơ hạn): terminal mơ nút loại Type 4: M/G/1-LCFS PR: thực tế khơng ứng dụng mơ hình nút loại hệ thống máy tính Xác suất có j cơng việc nút i ( j = 1, , (mi − 1)) mạng có n cơng việc: Hình 4.3 Mơ hình mạng hàng đợi đóng hệ thống vi xử lý đa lõi thiết kế mô Java Modelling Tools 87 1 R  v π ( j | n) = ∑ ir λr (n)π i ( j − | n − 1r ) µ j  r =1 (4.16)  ir Và với j = : π ( | n) = − mi −1   R vir λ ( n ) + (mi − j ) π i ( j | n) ∑ ∑ r mi  r =1 µ ir j =1  Bước 2.2: với r = 1, , R tính thơng lượng dựa theo λ r ( n) = (4.17) n N ∑v ir E[ Rir (n )] i =1 Bước 2.3: với i = 1, , K r = 1, , R , tính số lượng trung bình cơng việc lớp r nút i dựa theo: E[ N ir (n)] = vir λr (n).E[ Rir (n)] Có thể đưa vào bước 2.2 tính số bình thường hóa: G (n) = G (n − 1r ) λ r ( n) Với điều kiện ban đầu G (0) = Sau bước lặp ta nhận số bình thường hóa G (N ) sử dụng để xác định xác suất trạng thái bền vững theo lý thuyết BCMP Các giá trị thời gian phục vụ trung bình thiết lập ban đầu cho nút: µ CPU µ L3 = 0,5ns; = 5ns; µc µ L1 = 1ns; = 0,5ns; µ L2 µB = 2,5ns; = 1ns; µM = 100ns Và xác suất định tuyến từ nút CPU i (1,K) đến nút: 88 Pi = 0,5; p i1 = 0,7; Pi = 0,667; P i3 = Pic = 0,8; PiM = 0,1 Kết mô cho trường hợp: (1): Chỉ có lớp cơng việc, lõi CPU i=1,K thiết lập thông số ban đầu nhau, thông số hiệu CPU CPU K tương đối giống nhau, nên đưa kết lõi CPU 89 90 (2): có cơng việc (R=2), lớp có công việc, CPU thực công việc lớp 1, CPU K thực công việc lớp Kết sau: 91 92 Kết luận: Các kết mô cho thấy: thời gian phục vụ trung bình cache tăng thơng số hiệu lõi CPU khơng có thay đổi đáng kể, lõi CPU thực lớp cơng việc khác thơng lượng hệ thống vi xử lý đa lõi lại thay đổi đáng kể tham chiếu thông số thời gian phục vụ trung bình L1 cache Thời gian phục vụ L1 cache nhỏ (phụ thuộc vào công nghệ SRAM tổ chức L1 cache) thơng lượng lõi CPU toàn hệ thống lớn (hiệu cao) Như mơ hình phù hợp với qui luật kiến trúc đa lõi Đó mục tiêu báo đặt Nghiên cứu cịn tiếp tục với phân tích cache chia sẻ thơng minh, tính tốn hiệu mơ hình cho trường hợp nhiều cơng việc với lớp khác có chuyển lớp công việc, trường hợp số công việc thực số lõi, lớn số lõi… 93 KẾT LUẬN VÀ KIẾN NGHỊ Sau thời gian làm việc tập trung, nghiêm túc, đề tài đạt kết sau: Kết đạt Trình bày kiến trúc tổ chức vi xử lý đa lõi có Trình bày kiến thức tính tốn song song Trình bày luật Amdahl kiến trúc vi xử lý đa lõi Phân tích, đánh giá hiệu vi xử lý đa lõi dựa luật Amdahl Đánh giá ảnh hưởng kiến trúc mạng liên kết đến hiệu vi xử lý đa lõi Đưa tiêu chí quan trọng đánh giá, lựa chọn vi xử lý đa lõi thiết kế máy tính hiệu cao, siêu máy tính xử lý đa lõi thiết bị thông minh Giới hạn đề tài Do nghiên cứu kiến trúc, tổ chức hoạt động vi xử lý đa lõi nên thiếu nhiều thông tin, tài liệu kỹ thuật vi xử lý đa lõi Mặt khác, chưa có điều kiện xây dựng phần mềm đánh giá hiệu cụ thể, nên kết đánh giá dừng lại mức mô Hướng phát triển đề tài Trong thời gian tới, cố gắng: - Nghiên cứu thêm luật áp dụng đánh giá hiệu Chip đa lõi để đưa nhiều tiêu chí đánh giá xác hơn, giúp lựa chọn tốt - Xây dựng chương trình đánh giá hiệu kiến trúc vi xử lý đa lõi 94 TÀI LIỆU THAM KHẢO Tài liệu tiếng Anh [1] Avinash Karanth Kodi, Randy Morris, Ahmed Louri, Xiang Zhang, On-Chip Photonic Interconnects for Scalable Multi-core Architectures, Electrical and Computer Engineering, University of Arizona, Tucson, AZ 85721 [2] David Wentzlaff and others, On-Chip Interconnection Architecture of Tile Processor [3] D N Jayasimha, Bilal Zafar, Yatin Hoskote On-Chip Interconnection Networks: Why They are Different and How to Compare Them Platform Architecture Research, Intel Corporation [4] Francois Trahay, Elisabeth Brunet, Raymond Namyst, alexandre Denis, A multithreaded communication engine for multicore Architectures, INRIA, LABRI, University Bordeaux 1, France [5] G Narayanaswamy, P Balaji, W Feng, Impact of Network Sharing in Multi-core Architecture, Virginia Tech Technical Report TR-08-06, Argone National Laboratory Preprint ANL/MCS-P1488-0308 [6] Gunter Bolch, Stefan Greiner, Hermann de Meer, Kishor S.Trivedi Queueing Networks and Markov Chains [7] John Mellor-Crummey On Tiled Multicore Microprocessors Department of Computer Science Rice University.9/2009 [8] John Mellor-Crummey Caching for Chip Multiprocessor Department of Computer Science Rice University, 8/2009 [9] Mark D.Hill, Michael R Marty Amdahl’s Law in the Multicore Era [10] Pieter S Kritzinger Stochastic Petri Nets University Dortmund, 2002 [11] Rakesh Kumar, Victor Zyuban, Dean M Tullsen, Interconnections in Multi-core Architecture: Understanding Mechanisms, Overheads and Scaling [12] Ramon Puigjaner, Universitat de les llles Balears PALMA (Spain), Performance Modelling of Computer Network., 2004 95 [13] Scott.T.Lentenegger, Mary K.Vernon: A mean-Value performance Analysis of a New Multiprocessor Architecture, 12/1988 [13] William J Dally Future Directions for On-Chip Interconnection Networks Computer Systems Laboratory Stanford University, OCIN Workshop, 7/12/2006 [15] W.M.Zuberek: Performance eqivalence in the simulation of Multiprocessor systems, 2002 Tài liệu tiếng Việt [1] Hồ Khánh Lâm , Giáo trình kỹ thuật Vi xử lý – tập 1,2, NXB thông tin & truyền thông, 2010 96 ... đáng kể cho kiến trúc vi xử lý đa lõi, đa luồng Hình 1.1: Các kiến trúc chip đa lõi ứng dụng chung Xu hướng công nghệ vi xử lý tập trung vào đa lõi đa luồng cho lõi chip Chip vi xử lý đa luồng CMT... ĐỐI TƯỢNG, PHẠM VI NGHIÊN CỨU - Tìm hiểu loại kiến trúc, tổ chức số vi xử lý đa lõi - Ứng dụng số lý thuyết để phân tích, đánh giá hiệu kiến trúc vi xử lý đa lõi IV TÓM TẮT CƠ BẢN CÁC LUẬN ĐIỂM... HIỆU NĂNG CỦA CHIP ĐA LÕI 68 4.1 ĐÁNH GIÁ HIỆU NĂNG THEO LUẬT AMDAHL 68 4.1.1 Phân tích hiệu vi xử lý đa lõi dựa luật Amdahl 68 4.1.2 Đánh giá hiệu dựa luật Amdahl 75 4.2 ĐÁNH GIÁ