Hệ thống đa truy cập ofdm trong môi trường bất đồng bộ về thời gian và tần số

Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐOÀN ĐĂNG KHOA “HỆ THỐNG ĐA TRUY CẬP OFDM TRONG MÔI TRƯỜNG BẤT ĐỒNG BỘ VỀ THỜI GIAN VÀ TẦN SỐ” Chuyên ngành : Kỹ thuật điện tử Mã số ngành: 60.52.70 LUẬN VĂN THẠC SĨ Tp Hồ Chí Minh, tháng năm 2007 CƠNG TRÌNH ĐƯỢC HOÀN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học: PGS-TS Lê Tiến Thường THS Trần Văn Sư Cán chấm nhận xét 1: Cán chấm nhận xét 2: Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày tháng năm 2007 ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HOÀ XÃ HỘI CHỦ NGHIÃ VIỆT NAM Độc Lập - Tự Do - Hạnh Phúc -oOo Tp HCM, ngày tháng năm NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Đồn Đăng Khoa Giới tính : Nam Ngày, tháng, năm sinh : 04/04/1981 Nơi sinh : Bến Tre Chuyên ngành : Kỹ Thuật Điện Tử Khoá (Năm trúng tuyển) : 2005 1- TÊN ĐỀ TÀI: Hệ thống đa truy cập môi trường bất đồng thời gian tần số 2- NHIỆM VỤ LUẬN VĂN: • Tìm hiểu hệ thống đa truy cập OFDM môi trường bất đồng thời gian tần số • Thực hệ thống phía thu kit FPGA Xilinx XUP Virtex II Pro Development System 3- NGÀY GIAO NHIỆM VỤ : 22/02/2007 4- NGÀY HOÀN THÀNH NHIỆM VỤ : 30/06/2007 5- HỌ VÀ TÊN CÁN BỘ HƯỚNG DẪN: PGS TS LÊ TIẾN THƯỜNG THS TRẦN VĂN SƯ Nội dung đề cương Luận văn thạc sĩ Hội Đồng Chuyên Ngành thông qua CÁN BỘ HƯỚNG DẪN THS Trần Văn Sư CÁN BỘ HƯỚNG DẪN PGS TS Lê Tiến Thường CHỦ NHIỆM BỘ MÔN QUẢN LÝ CHUYÊN NGÀNH LỜI CẢM ƠN Tôi xin gửi đến Thầy Lê Tiến Thường Thầy Trần Văn Sư lời cảm ơn chân thành Thầy trực tiếp hướng dẫn, tạo điều thuận lợi tài liệu thiết bị để tơi hồn thành luận văn Tơi xin chân thành cảm ơn quý thầy cô Khoa Điện-Điện tử trường Đại học Bách khoa, người truyền đạt kiến thức, định hướng nghiên cứu suốt khóa đào tạo sau đại học Cuối xin cảm ơn gia đình bạn bè giúp đỡ, động viên suốt trình học tập nghiên cứu Xin trân trọng ghi nhớ Đoàn Đăng Khoa MỤC LỤC Chương GIỚI THIỆU VẤN ĐỀ 1 Đặt vấn đề Tổng quan tình hình nghiên cứu Nội dung nghiên cứu Bố cục đề tài Ý nghĩa đề tài Chương NHỮNG KHÁI NIỆM CƠ BẢN VỀ OFDM Giới thiệu Kênh truyền 2.1 Sự chọn lựa tần số 2.2 Delay spread 2.3 Dịch Doppler Mơ tả định tính 3.1 Vấn đề truyền đơn sóng mang băng rộng 3.2 Truyền dẫn đa sóng mang 3.3 Sự trực giao 3.4 So sánh với kỹ thuật điều chế khác Mơ tả tốn học 4.1 Phương pháp đa sóng mang 4.2 Biến đổi IFFT 4.3 Chèn khoảng bảo vệ 4.4 Giới hạn băng thông 4.5 Kênh truyền phía thu Hệ thống OFDM Ứng dụng 12 6.1 DAB 13 6.2 ADSL 13 6.3 HDSL 13 6.4 Hiperlan/2 13 Chương NHỮNG VẤN ĐỀ CẦN QUAN TÂM TRONG OFDM 15 Đồng tần số 15 1.1 Giới thiệu 15 1.2 1.3 Ước lượng sử dụng symbols pilot: 15 1.2.1 Thuật toán Moose [1]: 15 1.2.2 Thuật toán bền vững (năm 1997): 17 1.2.3 Thuật toán Schmidl et Cox [2] 19 Ước lượng không sử dụng pilot symbols 19 1.3.1 Van de Beek [3] 19 Đồng thời gian 21 Ước lượng kênh truyền 21 3.1 Xấp xếp pilot dạng khối (block-type) 22 3.2 Xấp xếp pilot dạng lược (comb-type) 23 Tỉ lệ công suất đỉnh trung bình PAPR 24 4.1 Clipping 24 4.2 Peak Windowning 24 4.3 Mã hóa khối (Block Coding) 25 4.4 Selected Mapping (SLM) 25 4.5 Patial Transmit Sequences (PTS) 26 Chương NHỮNG HỆ THỐNG ĐA TRUY CẬP OFDM 27 Giới thiệu 27 OFDM-TDMA 27 OFDMA (Orthogonal Frequency Division Multiple Access) 27 3.1 Mơ hình khối truyền kênh truyền 28 3.2 Khối nhận 29 MC-CDMA 30 4.1 Giới thiệu 30 4.2 Mơ hình thời gian liên tục 31 4.3 4.2.1 Mơ hình truyền 31 4.2.2 Mô hình nhận 31 4.2.3 Bộ cân 33 Mơ hình thời gian rời rạc 34 4.3.1 Cấu trúc tín hiệu 34 4.3.2 Tín hiệu uplink 34 4.3.3 Những kỹ thuật phát 35 Chương XÂY DỰNG HỆ THỐNG ĐA TRUY CẬP OFDM 39 Giới thiệu 39 Mơ hình hệ thống 39 Phân tích hệ thống 40 3.1 Trong môi trường đồng 40 3.2 Trong môi trường bất đồng tần số 42 3.3 3.2.1 Phân tích ảnh hưởng CFO user khác 43 3.2.2 Phân tích ảnh hưởng self-CFO 46 Trong môi trường bất đồng thời gian 49 Chương NGÔN NGỮ MÔ TẢ PHẦN CỨNG VÀ FPGA 51 Ngôn ngữ mô tả phần cứng (HDL) 51 1.1 Giới thiệu 51 1.2 Sơ đồ flow thiết kế tổng quát với ngôn ngữ HDL 51 1.3 Ngôn ngữ mô tả phần cứng VHDL 52 1.3.1 Khái niệm VHDL 52 1.3.2 Cấu trúc VHDL 52 Công nghệ FPGA 53 2.1 Giới thiệu 53 2.2 Ứng dụng FPGA 53 2.3 Quá trình thực thi FPGA 54 2.4 Kit XUP Virtex II Pro Development System 55 2.4.1 Các core RocketIO/RocketIO X MGT 56 2.4.2 Khối xử lý PowerPC 405 57 2.4.3 Các khối vào/ra IOBs (Input/Output Blocks) 57 2.4.4 Các khối logic cấu hình CLB 57 2.4.5 Block Select RAM + Bộ nhớ 58 2.4.6 Các nhân 18x18 bit 59 2.4.7 Global Clocking 59 Phần mềm Xilinx ISE 60 3.1 Giới thiệu 60 3.2 Module tạo core 62 Chương MÔ PHỎNG 63 Giải thuật 63 Giao diện mô 63 Kết mô 65 3.1 Công suất MAI 65 3.2 Đồ thị BER 67 Kết luận 71 Chương THIẾT KẾ HỆ THỐNG TẠI PHÍA THU TRÊN FPGA 72 Sơ đồ khối tổng quát 72 Lưu đồ giải thuật 72 Sơ đồ hệ thống thực thi 73 3.1 Khối Uart1 74 3.2 Khối RAM1 RAM2 74 3.3 Khối Add 75 3.4 Khối Uart2 75 3.5 Khối điều khiển 76 Kết tổng hợp thực thi 77 Chương KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI 79 Kết luận 79 Hướng phát triển đề tài 79 TÀI LIỆU THAM KHẢO 80 LÝ LỊCH TRÍCH NGANG 81 DANH SÁCH CÁC HÌNH Hình 2.1 Tín hiệu multipath Hình 2.2 Đáp ứng xung kênh truyền chọn lựa tần số Hình 2.3 Chuyển đổi sang miền thời gian sử dụng IFFT Hình 2.4 Phổ tín hiệu OFDM Hình 2.5 Giản đồ khối truyền nhận OFDM Hình 2.6 Kỹ thuật điều chế 16-QAM 10 Hình 2.7 Xấp xếp pilot dạng khối 11 Hình 2.8 Xấp xếp pilot dạng comb 11 Hình 2.9 Xấp xếp pilot dạng tổng hợp 12 Hình 2.10 Chèn khoảng bảo vệ vào trước symbol OFDM 12 Hình 3.1 Mơ hình OFDM 19 Hình 3.2 Khoảng thời gian nhận xét 20 Hình 3.3 Mơ hình đồng thời gian 21 Hình 3.4 Quá trình ước lượng độ sai lệch thời gian 21 Hình 3.5 Ước lượng LMS cho kênh truyền 23 Hình 3.6 Phương pháp nội suy miền thời gian cho ước lượng kênh truyền 24 Hình 3.7 Phương pháp SLM cho giảm PAPR 25 Hình 3.8 Phương pháp PTS cho giảm PAPR 26 Hình 4.1 Phân phối interleaved 27 Hình 4.2 Phân phối block 28 Hình 4.3 Mơ hình phía phát OFDMA 28 Hình 4.4 Tổng hợp ảnh hưởng kênh truyền 29 Hình 4.5 Mơ hình phía thu OFDMA 29 Hình 4.6 Mơ hình phía phát MC-CDMA 31 Hình 4.7 Mơ hình phía thu MC-CDMA 32 Hình 4.8 Mơ hình phát tín hiệu MC-CDMA 34 Hình 4.9 Mơ hình nhận tín hiệu MC-CDMA 34 Hình 4.10 Bộ phát single-user 35 Hình 5.1 Giản đồ khối phía phát hệ thống đề nghị 40 Hình 5.2 Giản đồ khối phía thu hệ thống đề nghị 40 Hình 5.3 Trung bình bình phương residual MAI theo user index 46 Hình 5.4 Trung bình tổng residual MAI theo CFO 46 Hình 5.5 Trung bình bình phương D (j1) [k ] theo user index 48 Hình 5.6 Trung bình D (j1) [ k ] theo CFO 49 Hình 6.1 Sơ đồ flow thiết kế phần cứng tổng quát 52 Hình 6.2 Kiến trúc tổng quát FPGA 53 Hình 6.3 Quá trình thực thi FPGA 54 Hình 6.4 Board Xilinx XUP Virtex II Pro Development System 55 Hình 6.5 Sơ đồ khối Board XUP Virtex II Pro Development System 56 Hình 6.6 Kiến trúc khối xử lý 57 Hình 6.7 Phần tử CLB Virtex II Pro 58 Hình 6.8 Cấu trúc slice Virtex II Pro 58 Hình 6.9 Khối nhân khối BSR + Memory 59 Hình 6.10 Khối nhân 18 bits 59 Hình 6.11 Phân phối clock Virtex II Pro 60 Hình 6.12 Các công cụ CAD FPGA Xilinx 61 Hình 6.13 Giao diện Project Navigator 62 Hình 6.14 Chương trình tạo core nhớ RAM 62 Hình 7.1 Lưu đồ giải thuật mô hệ thống 63 Hình 7.2 Giao diện chương trình mơ 64 Hình 7.3 Giao diện chương trình vẽ BER 64 Hình 7.4 Giao diện chương trình tương tác Matlab FPGA 65 Hình 7.4 Dominating Residual MAI sử dụng từ mã Full Hadamard-Walsh 65 Hình 7.5 Dominating Residual MAI sử dụng từ mã Half symmetric Hadamard-Walsh 66 Hình 7.6 Tổng cơng suất MAI sử dụng từ mã Full Half Hadamard-Walsh mơi trường có sai lệch tần số CFO 66 Hình 7.7 Tổng công suất MAI sử dụng từ mã Full Half Hadamard-Walsh mơi trường có sai lệch thời gian (TO) 67 Hình 7.8 Đồ thị BER hệ thống với giá trị CFO khác 67 Hình 7.9 Đồ thị BER hệ thống với giá trị khác TO 68 Hình 7.10 So sánh BER hệ thống đề nghị OFDMA kênh truyền phẳng với CFO ε j = 0.2 68 Hình 7.11 So sánh BER hệ thống đề nghị OFDMA kênh truyền phẳng với TO ε j = 0.2 69 Hình 7.12 So sánh BER sử dụng từ mã Full Hadamard-Walsh Half Asymmetric HadamardWalsh môi trường CFO 69 Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Từ đồ thị, nhận thấy tổng công suất MAI trung bình sử dụng từ mã Half nhỏ sử dụng từ mã Full từ 21-30dB Nhưng bù lại, số lượng users tích cực cao nửa sử dụng từ mã Half so với sử dụng từ mã Full Hình 7.7 Tổng cơng suất MAI sử dụng từ mã Full Half Hadamard-Walsh mơi trường có sai lệch thời gian (TO) 3.2 Đồ thị BER o Mô 1: Ảnh hưởng CFO TO Hình 7.8 bên trình bày đồ thị BER hệ thống với giá trị khác CFO Số lượng users tích cực T = 16, số lượng symbols/block N = 4, sử dụng từ mã Full Hadamard-Walsh kích thước M = 16 Hình 7.8 Đồ thị BER hệ thống với giá trị CFO khác Hình 7.9 bên trình bày đồ thị BER hệ thống với giá trị khác TO Số lượng users tích cực T = 16, số lượng symbols/block N = 128, sử dụng từ mã Full Hadamard-Walsh kích thước M = 16 Chương Mơ 67 Kỹ Sư: Đồn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Hình 7.9 Đồ thị BER hệ thống với giá trị khác TO Từ hai đồ thị ta thấy, môi trường bị sai lệch thời gian tần số lớn, hiệu hoạt động hệ thống giảm xuyên nhiễu đa truy cập o Mô 2: So sánh hệ thống đề nghị hệ thống OFDMA Hình 7.10 bên trình bày đồ thị BER hệ thống đề nghị hệ thống OFDMA môi trường CFO ε j = 0.2 Số users tích cực T = 16, số symbols/block = Hệ thống đề nghị sử dụng mã Full Hadamard-Walsh Hình 7.10 So sánh BER hệ thống đề nghị OFDMA kênh truyền phẳng với CFO ε j = 0.2 Hình 7.11 bên trình bày đồ thị BER hệ thống đề nghị hệ thống OFDMA môi trường TO = 0.05 Số lượng users tích cực T = 16, số symbols/block = 128 Hệ thống đề nghị sử dụng mã Full Hadamard-Walsh Chương Mô 68 Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Hình 7.11 So sánh BER hệ thống đề nghị OFDMA kênh truyền phẳng với TO ε j = 0.2 Rõ ràng hoạt động hệ thống đề nghị hiệu so với hệ thống OFDMA Khi tải giảm từ Full-loaded xuống cịn Half-loaded hiệu hệ thống đề nghị tăng lên đáng kể hiệu hệ thống OFDMA gần khơng thay đổi o Mô : Ảnh hưởng từ mã Hadamard-Walsh Hình 7.12 bên trình bày đồ thị BER hệ thống đề nghị môi trường CFO ε j = 0.3 Từ mã sử dụng Half Hadamard-Walsh Full Hadamard-Walsh Hình 7.12 So sánh BER sử dụng từ mã Full Hadamard-Walsh Half Asymmetric HadamardWalsh mơi trường CFO Hình 7.13 So sánh BER hệ thống sử dụng mã Full Half Hadamard Walsh môi trường TO ε j = 0.2 Từ mã sử dụng Half Hadamard-Walsh Full HadamardWalsh Chương Mơ 69 Kỹ Sư: Đồn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Hình 7.13 So sánh BER sử dụng từ mã Full Hadamard-Walsh Half Asymmetric HadamardWalsh môi trường TO Hiệu hoạt động hệ thống tăng lên đáng kể sử dụng từ mã Half Asymmetric Hadamard-Walsh thay cho từ mã Full Hadamard-Walsh (đặc biệt môi trường CFO) o Mô 4: Ảnh hưởng multipath Hình 7.14 bên trình bày đồ thị BER hệ thống đề nghị môi trường CFO ε j = 0.2 chiều dài multipath L = Số lượng users tích cực T = số lượng symbols/block N = 64, sử dụng từ mã Half Hadamard-Walsh kích thước M = 16 Hình 7.14 Ảnh hưởng multipath mơi trường CFO Hình 7.15 bên trình bày đồ thị BER hệ thống đề nghị môi trường TO ε j = 0.2 chiều dài multipath L = Số lượng users tích cực T = số lượng symbols/block N = 64, sử dụng từ mã Half Hadamard-Walsh kích thước M = 16 Chương Mơ 70 Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Hình 7.15 Ảnh hưởng multipath mơi trường TO Kết luận Trong môi trường bất đồng tần số, xuyên nhiễu đa truy cập (MAI) chia thành hai thành phần: dominating MAI residual MAI dominating MAI thành phần chủ yếu Sử dụng từ mã Half Hadamard-Walsh thay cho từ mã Full Hadamard-Walsh làm giảm đáng kể dominating MAI Trong môi trường bất đồng thời gian, sử dụng từ mã Half Hadamard-Walsh làm cho MAI giảm đến giá trị không đáng kể Tỉ lệ bit lỗi hệ thống đề nghị (sử dụng từ mã Full Hadamard-Walsh) tốt so với hệ thống OFDMA Với việc sử dụng từ mã Half Hadamard-Walsh thay cho từ mã Full Hadamard-Walsh, tỉ lệ bit lỗi hệ thống đề nghị cải thiện cách đáng kể Chương Mơ 71 Kỹ Sư: Đồn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Chương THIẾT KẾ HỆ THỐNG TẠI PHÍA THU TRÊN FPGA Sơ đồ khối tổng quát Hình 8.1 Mơ hình thực phần cứng Dữ liệu phía phát thực phần mềm Matlab truyền xuống Kit FPGA thông qua cổng RS232 Kit FPGA thực giải mã truyền máy tính thơng qua cổng RS232 Dữ liệu thu từ FPGA so sánh với kết thực Matlab để đánh giá hiệu hoạt động phần cứng thực Kit FPGA Lưu đồ giải thuật Quá trình xử lý liệu từ PC thực theo block 32 giá trị (được mã hóa dạng dấu chấm động 32 bit) Dữ liệu nhận từ PC theo byte giá trị tương đương với byte liệu Mỗi giá trị liệu lưu vào RAM sau ghi vào RAM đủ 32 giá trị, q trình giải mã phía thu bắt đầu Toàn liệu nhân với ma trận giải mã W* trước chúng lấy trung bình theo sub-block Kết lưu giữ lại truyền trở lại cho PC Q trình tiếp tục tồn liệu truyền từ PC xử lý xong Hình 8.2 trình bày chi tiết lưu đồ giải thuật thực : Chương 9: Kết luận hướng phát triển đề tài 72 Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Hình 8.2 Lưu đồ giải thuật thực phần cứng FPGA Sơ đồ hệ thống thực thi Hình 8.3 Sơ đồ hệ thống thực FPGA Chương 9: Kết luận hướng phát triển đề tài 73 Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Dữ liệu sau nhận từ PC thông qua khối Uart1 lưu vào RAM1 Q trình tính tốn thực thơng qua giao tiếp khối ControlUnit, Add RAM1 Kết lưu trữ vào RAM2 sẵn sàng cho việc truyền lên PC thông qua khối Uart2 3.1 Khối Uart1 Dữ liệu truyền từ máy tính xuống board FPGA thơng qua giao diện RS-232 Khối UART1 khối đầu tiên, có nhiệm vụ nhận liệu từ máy tính truyền xuống UART1 thiết kế theo kiểu máy trạng thái (Moore) Lưu đồ máy trạng thái khối cho hình 8.4 với trạng thái sau: o init: trạng thi khởi tạo, chờ tín hiệu ngõ vào Rx xuống mức logic (khi bắt đầu có liệu) o Các trạng thái rec0, rec1, rec2, rec3, rec4, rec5, rec6, rec7: tương ứng cho trạng thái nhận bit thứ 1, 2, 3, 4, 5, 6, 7, o finish: kết thúc byte, xuất byte DATA_UART1 báo hiệu hoàn tất byte cách đưa tín hiệu FI_UART1 lên mức Hình 8.4 Khối Uart1 Hình 8.5 Sơ đồ máy trạng thái khối Uart1 3.2 Khối RAM1 RAM2 Chương 9: Kết luận hướng phát triển đề tài 74 Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Chức khối RAM1 lưu trữ liệu nhận từ PC RAM2 lưu trữ liệu để truyền lên PC Hình 8.6 Khối RAM1 RAM2 Hai khối RAM tạo chương trình Core Generator phần mềm Xilinx ISE 7.1i theo kiểu Single Port Block Memory với dung lượng RAM1 width = 32 (lưu trữ số thực dấu chấm động 32 bits) depth = 32 tương ứng với 32 giá trị liệu nhận từ PC RAM2 width = 32 depth = tương ứng với giá trị liệu để truyền lên PC 3.3 Khối Add Hình 8.7 Khối Add Số thực 32 bits theo chuẩn IEEE 754 bao gồm bit dấu, bit mũ 23 bit định trị Bộ cộng thực cho số thực theo chuẩn (floating point) 3.4 Khối Uart2 Khối Uart2 có chức truyền liệu từ board FPGA đến PC thông qua giao diện RS232 UART2 thiết kế theo kiểu máy trạng thái (Moore) Lưu đồ máy trạng thái khối cho hình 8.8: Các trạng thái khối là: o init: trạng thái khởi tạo mạch o sendstart: bắt đầu trình gửi việc gửi bit start, kéo chân ngõ Tx xuống mức logic thấp o Các trạng thái send0, send1, send2, send3, send4, send5, send6, send7: tương ứng cho trạng thái truyền bit từ đến o sendstop: trạng thái báo hiệu kết thúc truyền byte cách đưa chân Tx lên mức logic cao (mức 1) Chương 9: Kết luận hướng phát triển đề tài 75 Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư o delaystopbit: trạng thái nhằm trì stop bit (mức 1) chu kì baud o finish: đưa ngõ FI_UART2 lên ‘1’ để báo hiệu kết thúc truyền byte liệu lên máy tính Hình 8.8 Khối Uart2 Hình 8.9 Lưu đồ máy trạng thái khối Uart2 3.5 Khối điều khiển Chức khối điều khiển ControlUnit điều khiển toàn hoạt động hệ thống Chương 9: Kết luận hướng phát triển đề tài 76 Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Hình 8.10 Khối controlunit Kết tổng hợp thực thi Sau mã VHDL tất khối hoàn thành Hệ thống thiết kế thông qua công cụ Graph Editor ISE Sau tổng hợp thiết kế ta kết sau: Timing: Speed Grade: -6 Minimum period: 9.760ns (Maximum Frequency: 102.459MHz) Minimum input arrival time before clock: 4.198ns Maximum output required time after clock: 3.670ns Device Utilization: Logic Utilization Chương 9: Kết luận hướng phát triển đề tài Used Available 77 Utilization Note(s) Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Number of Slice Flip Flops: 880 27,392 3% 3,589 27,392 13% Number of occupied Slices: 2,068 13,696 15% Number of Slices containing only related logic: 2,068 2,068 100% 2,068 0% Total Number input LUTs: 3,724 27,392 13% Number used as logic: 3,589 Number of input LUTs: Logic Distribution: Number of Slices containing unrelated logic: Number used as a route-thru: 135 Number of bonded IOBs: 556 1% Number of PPC405s: 0% Number of Block RAMs: 136 1% Number of GCLKs: 16 12% Number of GTs: 0% Number of GT10s: 0 Bảng 8.1 Device Utilization Hình 8.11 Sơ đồ kết nối hệ thống công cụ Graph Editor Chương 9: Kết luận hướng phát triển đề tài 78 Kỹ Sư: Đoàn Đăng Khoa Luận Văn Thạc Sĩ GVHD: PGS TS Lê Tiến Thường THS Trần Văn Sư Chương KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI Kết luận Hệ thống OFDM sử dụng hiệu băng thơng sẵn có so với hệ thống khác FDM Ngày nay, với chip DSP FPGA đại, việc xây dựng hệ thống OFDM đơn giản, hiệu kinh tế Có nhiều thuật toán hiệu để giải vấn đề hệ thống OFDM đồng thời gian tần số, ước lượng kênh truyền tỉ số PAPR cao Kỹ thuật điều chế OFDM kết hợp với phương pháp đa truy cập khác TDMA, FDMA CDMA để xây dựng nên hệ thống đa truy cập OFDM Nhìn chung, mơi trường đồng bộ, hệ thống không bị ảnh hưởng xuyên nhiễu đa truy cập Trong môi trường bất đồng bộ, hệ thống đa truy cập OFDM chịu ảnh hưởng nghiêm trọng tượng xuyên nhiễu đa truy cập Phương pháp khắc phục mà luận văn đề cập sử dụng từ mã trực giao mà tiêu biểu mã Hadamard-Walsh để loại bỏ xuyên nhiễu đa truy cập Luận văn trình bày mơ hình hệ thống đa truy cập OFDM sử dụng từ mã Hadamard-Walsh để loại bỏ xuyên nhiễu đa truy cập Một kết luận quan trọng từ kết thực luận văn sử dụng từ mã Half Hadamard-Walsh đối xứng bất đối xứng hiệu nhiều so với việc sử dụng từ mã Full Hadmard Walsh Hướng phát triển đề tài Ngày nay, với công nghệ IC ngày phát triển, việc xây dựng hệ thống đa truy cập OFDM chip IC nhỏ gọn hoàn toàn thực Do đó, đề tài theo hướng nghiên cứu thực hệ thống cơng nghệ IC Nhìn chung, sử dụng từ mã trực giao loại bỏ xuyên nhiễu đa truy cập Tuy nhiên, đề tài chưa có so sánh hiệu sử dụng từ mã trực giao khác để từ tìm mã trực giao tối ưu Đó phần nội dung cần hoàn thiện phát triển đề tài Ngày nay, hệ thống MIMO (Multi Input Multi Output) chứng minh hiệu việc tăng dung lượng kênh truyền Kết hợp kỹ thuật OFDM MIMO đề tài nghiên cứu giới Chương 9: Kết luận hướng phát triển đề tài 79 Kỹ Sư: Đoàn Đăng Khoa TÀI LIỆU THAM KHẢO [1] J A C Bingham, “Multicarrier modulation for data transmission: an idea whose time has come,” IEEE Communications Magzine, vol 28, pp 5-14, May 1990 [2] I Koffman and V Roman “Broadband wireless access solutions based on OFDM access in IEEE 802.16,” IEEE Communications Magazine, vol 40, pp 96-103, Apr 2002 [3] L J Cimini, Jr., “Analysis and simulation of a digital mobile channel using orthogonal frequency division multiplexing,” IEEE Trans Communications, vol 33, pp 665-675, Jul 1985 [4] P H Moose, “A technique for orthogonal frequency division multiplexing frequency offset correction,” IEEE Trans Communications, vol 42, pp 2908-2914, Oct 1994 [5] T Pollet, M V Bladel and M Moeneclaey, “BER sensitivity of OFDM systems to carrier frequency offset and Wiener phase noise,” IEEE Trans Communications, vol 43, pp 191-193, Feb./Mar./Apr 1995 [6] M Morelli “Timing and frequency sunchronization for the uplink of an OFDMA system,” IEEE Tran Communications, vol 52, pp 296-306, Feb 2004 [7] J-J van de Beek, M Sandell and P O Băorjesson, ML estimation of time and frequency offset in OFDM systems,” IEEE Trans Signal Processing, vol 45, pp 1800-1805, Jul 1997 [8] T M Schmidl and D C Cox, “Robust frequency and timing synchronization for OFDM,” IEEE Trans Communications, vol 45, pp 1613-1621, Dec 1997 [9] X Gui and T S Ng, “Performance of Asynchronous Orthogonal Multicarrier CDMA System in Frequency Selective Fading Channel,” IEEE Trans Communications, vol 47, pp 1084-1091, Jul 1999 [10] S Hara and R Prasad, “Overview of multicarrier CDMA,” IEEE Communications Magazine, vol 35, pp 126-133, Dec [11] L Fang and L B Milstein “Successive interference cancellation in multicarrier DS/CDMA,” IEEE Trans Communications, vol 48, pp 1530-1540, Sep 2000 [12] A Dekorsy, V Kăuhn and K.-D Kammeyer Exploiting time and frequency diversity by iterative decoding in OFDM-CDMA systems,” IEEE GlobleCom, vol 5, pp 2576-2580, Dec 1999 [13] J H Deng and T S Lee, “An iterative maximum SINR receiver for multicarrier CDMA systems over a multipath fading channel with frequency offset ,” IEEE Trans Wireless Communications, vol 2, pp 560-569, May 2003 LÝ LỊCH TRÍCH NGANG Họ tên: ĐOÀN ĐĂNG KHOA Nam Ngày sinh: 04/04/1981 Lý lịch: Nơi sinh: Xã Hương Mỹ, Huyện Mỏ Cày, Tỉnh Bến Tre Thường trú Tạm trú: Phòng 108, Chung cư 19/9A, đường Lạc Long Quân, phường 9, Q Tân Bình, TP Hồ Chí Minh Dân tộc: Kinh Điện thoại: 0909.205112 : 592 B3 Khu phố 7, phường Phú Khương, thị xã Bến Tre, tỉnh Bến Tre Tơn giáo: Khơng Email: ddkhoabt@gmail.com Q trình đào tạo: Đại học Chế độ học: Chính quy Thời gian học: Từ 5/9/1999 đến 30/4/2004 Nơi học: Trường Đại học Bách Khoa, Thành phố Hồ Chí Minh Ngành học: Điện tử-Viễn thông Cao học Chế độ học: Chính quy Thời gian học: Từ 5/9/2005 đến Nơi học: Trường Đại học Bách Khoa, Thành phố Hồ Chí Minh Ngành học: Kỹ thuật Điện tử Q trình cơng tác 2/2004-1/2006: Làm việc công ty Silicon Design Solutions (SDS) ... 1- TÊN ĐỀ TÀI: Hệ thống đa truy cập môi trường bất đồng thời gian tần số 2- NHIỆM VỤ LUẬN VĂN: • Tìm hiểu hệ thống đa truy cập OFDM mơi trường bất đồng thời gian tần số • Thực hệ thống phía thu... dựng hệ thống đa truy cập OFDM môi trường bất đồng thời gian tần số Mô hệ thống đa truy cập đề nghị môi trường bất đồng thời gian tần số để đánh giá hiệu phương pháp sử dụng từ mã chọn Xây dựng hệ. .. dựng hệ thống OFDM Đó khuyết điểm mà hệ thống phải đương đầu thực tế Chương 4: Những hệ thống đa truy cập OFDM Kỹ thuật OFDM kết hợp với phương pháp đa truy cập khác để tạo thành hệ thống đa truy