Hệ thống test chip tự động

Trong bài viết này, nhóm tác giả hiện thực một hệ thống test chip tự động, có thể ứng dụng trên nhiều loại chip khác nhau. Các hệ thống test chip thủ công thường lặp lại những bước kiểm tra như nhau ứng với nhiều điều kiện ngõ vào; hoặc đối với các hệ thống có chi phí cao,...

Tạp chí Phát triển Khoa học Cơng nghệ – Khoa học Tự nhiên, 3(3):235-243 Nghiên cứu Open Access Full Text Article Hệ Thống Test Chip Tự Động Trần Thị Thu Trang1 , Diệp Phước Lộc1 , Phan Vũ Huỳnh Tuấn1 , Nguyễn Tiến Lộc1 , Lê Trung Khanh1 , Huỳnh Quốc Hưng2 , Lê Đức Hùng1,* TÓM TẮT Use your smartphone to scan this QR code and download this article Trong báo này, nhóm tác giả thực hệ thống test chip tự động, ứng dụng nhiều loại chip khác Các hệ thống test chip thủ công thường lặp lại bước kiểm tra ứng với nhiều điều kiện ngõ vào; hệ thống có chi phí cao, dù đầu tư tối ưu mặt thiết bị lại có chi phí lắp đặt, vận hành đắt đỏ, điều khiến hệ thống khó ứng dụng vào mơi trường giáo dục môi trường doanh nghiệp vừa nhỏ Hệ thống test chip tự động khắc phục hai yếu điểm trên, hệ thống đề xuất đáp ứng đủ thông số yêu cầu quy trình test chip, đồng thời hệ thống vận hành tự động tiết kiệm chi phí đầu tư Người dùng cần cung cấp ngõ vào thông qua giao diện GUI (Graphical User Interface) xây dựng ngơn ngữ lập trình C#, hệ thống tự động vận hành, sau trả kết ngõ tương ứng cho phần mềm tổng hợp, so sánh Phần cứng thiết kế xây dựng dựa bo mạch TR4 FPGA Development Kit nên tiết kiệm chi phí thiết kế tài nguyên phần cứng Phần mềm phần cứng giao tiếp với thông qua giao thức truyền nhận liệu nối tiếp UART (Universal Asynchronous Receiver-Transmitter) Hệ thống tối ưu có chi phí thấp hoạt động tự động nên ứng dụng giáo dục, nghiên cứu doanh nghiệp lĩnh vực vi mạch Từ khoá: test chip, vi mạch, FPGA, ATE, TCAM GIỚI THIỆU Phòng thí nghiệm DESLAB, Khoa Điện tử - Viễn thơng, Trường Đại học Khoa học Tự nhiên – ĐHQG-HCM Công ty TNHH Savarti Liên hệ Lê Đức Hùng, Phịng thí nghiệm DESLAB, Khoa Điện tử - Viễn thông, Trường Đại học Khoa học Tự nhiên – ĐHQG-HCM Email: ldhung@hcmus.edu.vn Lịch sử • Ngày nhận: 05-12-2018 • Ngày chấp nhận: 13-9-2019 • Ngày đăng: 30-9-2019 DOI : 10.32508/stdjns.v3i3.605 Bản quyền © ĐHQG Tp.HCM Đây báo công bố mở phát hành theo điều khoản the Creative Commons Attribution 4.0 International license Thiết kế vi mạch ngày phát triển giữ vai trò quan trọng tiến không ngừng công nghệ điện tử Khi nhu cầu sản xuất chip ngày cao, hàng loạt loại chip tối ưu thời gian, công suất, giá thành cơng nghệ đời u cầu kiểm tra sản phẩm chip ngày tăng cao Do đó, việc xây dựng hệ thống test chip tự động giữ vai trị quan trọng Lý thứ hệ thống giúp cơng ty tiết kiệm chi phí đầu tư vào hệ thống lớn, hệ thống khơng cần dùng thường xuyên chiếm chi phí cao Advantest 1,2 , LTX-Credence , Teradyne Thứ hai, việc xây dựng hệ thống test chip tự động giảm bớt áp lực cho công ty mặt đầu tư nhân kỹ sư người chuyên thiết kế, không thiên kiểm tra chip – cơng việc diễn có sản phẩm chip hồn thành Cuối cùng, quy trình test chip thủ công cách đưa liệu vào quan sát kết tương ứng thời gian, lặp lặp lại số thao tác quy trình quen thuộc nên cần phải tối ưu trình Hệ thống test chip tự động tận dụng tài nguyên có sẵn Field-Programmable Gate Array (FPGA) để xây dựng quy trình tự động từ việc đưa liệu vào chip đến việc lấy liệu ngõ từ chip, sau tổng hợp kết quả, so sánh hiển thị trực quan cho người dùng Trong báo này, mô tả quy trình test chip bản, trình bày hệ thống test chip tự động, kết thực PHƯƠNG PHÁP QUY TRÌNH TEST CHIP CƠ BẢN Trong trình sản xuất chip, giá trị kiểm tra sản phẩm chip chiếm đến 60-70% tổng giá trị dự án (về mặt người, tính tốn thời gian) Do đó, chip thiết kế, ngồi việc cân đối yếu tố mặt tài nguyên, tốc độ, cơng suất, giá thành khả kiểm tra thiết kế yếu tố cần cân nhắc đặt lên hàng đầu Hình mơ tả q trình kiểm tra thiết kế từ có u cầu thiết sản xuất mối tương quan trình kiểm tra với trình thiết kế Quá trình kiểm tra thiết kế gồm bước : i) Kiểm tra trình thiết kế (Verification): Khi thiết kế phần cứng, sử dụng cơng cụ phần mềm để kiểm tra độ xác bước thiết kế Quá trình thực phần mềm nên tối ưu tiết kiệm thời gian, cơng sức Verification đóng vai trị quan trọng đảm bảo thiết kế phải hoạt động mô Nếu mô bị lỗi, chip Trích dẫn báo này: Thu Trang T T, Phước Lộc D, Huỳnh Tuấn P V, Tiến Lộc N, Khanh L T, Hưng H Q, Hùng L D Hệ Thống Test Chip Tự Động Sci Tech Dev J - Nat Sci.; 3(3):235-243 235 Tạp chí Phát triển Khoa học Cơng nghệ – Khoa học Tự nhiên, 3(3):235-243 Hình 1: Các loại kiểm tra thiết kế chắn không hoạt động, khơng cần tốn chi phí sản xuất chip ii) Kiểm tra thiết kế sau sản xuất (Testing): Q trình kiểm tra tính thực chip Chip phải kiểm tra, hoạt động ổn định đưa vào ứng dụng Tuy nhiên, việc kiểm tra hàng loạt sản phẩm chip cần hệ thống máy móc tự động nên tốn chi phí Hình 2: Quy trình test chip Một quy trình test chip Hình phải đảm bảo đưa liệu ngõ vào (các trường hợp muốn kiểm tra) vào chip ứng với điều kiện hoạt động mong muốn (về thời gian, nhiệt độ, mơi trường, điện cung cấp…) Sau đó, liệu ngõ thu thập (kết trả tương ứng) để xử lí kết Quy trình thực cách thêm khối test vào chip, chip hoạt động khối tự động kiểm tra báo kết quy trình test - kiểm tra hoạt động chip sau sản xuất PHƯƠNG PHÁP XÂY DỰNG HỆ THỐNG TEST CHIP TỰ ĐỘNG Automatic test system Khác với Build-In Self-Test (BIST) – nghĩa mạch tích hợp vào thiết kế để tự kiểm tra thiết kế vận hành, yêu cầu thiết kế riêng cho chip khác nhau, thiết bị test chip tự động (Automatic Test Equipment – ATE) dùng để kiểm tra chức 236 năng, hoạt động hầu hết loại chip sau sản xuất Hệ thống chạy tự động kiểm tra kết thực chip Hình mô tả cấu trúc hệ thống test chip tự động dựa FPGA Máy tính giao tiếp với phần cứng FPGA thơng qua giao tiếp nối tiếp FPGA chứa liệu ngõ vào cần kiểm tra liệu ngõ mong muốn nhớ (memory), sau điều khiển liệu xuất chip lấy liệu từ chip để so sánh Quy trình diễn tự động để đối sánh liệu cần kiểm tra kết mong đợi Hình 3: Hệ thống test chip tự động dựa FPGA Phương pháp xây dựng hệ thống test chip tự động Dựa vào kiến trúc hệ thống ATE, xây dựng hệ thống test chip tự động với yêu cầu sau: • Về mặt phần mềm: Khi thiết kế, người dùng có sẵn tập tin testbench để mô chức thiết kế công cụ mơ phỏng, kết mơ dạng sóng chứa giá trị ngõ vào ngõ tương ứng Yêu cầu đặt chuyển tập tin Value Change Dump (.vcd) dạng sóng mơ thành tập tin chứa liệu ngõ vào để đưa vào chip tập tin chứa liệu ngõ mong muốn để so sánh Sau có liệu đầu vào đầu ra, hệ thống cần có giao diện tương tác với người dùng để xác định liệu cần xử lí điều khiển việc gửi nhận liệu máy tính bo mạch test chip Kết thu Tạp chí Phát triển Khoa học Công nghệ – Khoa học Tự nhiên, 3(3):235-243 Hình 4: Sơ đồ tổng quan hệ thống nhận xử lí so sánh với kết mong đợi để xuất kết kiểm tra cuối • Về mặt phần cứng: Phần cứng cần có giao tiếp nối tiếp để nhận liệu từ phần mềm lưu trữ nhớ Khi nhận đủ số lượng liệu tối đa, phần cứng tiến hành trình đẩy liệu xuống bo mạch test chip lấy liệu Dữ liệu nhận theo thời gian thực lưu trữ nhớ tương ứng Khi kết thúc trình kiểm tra, liệu tiến hành gửi lên máy tính để xử lí Dựa vào yêu cầu trên, xây dựng hệ thống với đặc tả Bảng Vì hệ thống FPGA cố định, tổng hợp lần để ứng dụng cho nhiều loại chip khác nên phần cứng phần mềm phải thiết kế theo trường hợp tối đa đáp ứng đặc tả hệ thống Dữ liệu tối đa đáp ứng có chiều dài 48-bit với số lượng tối đa 500 giai đoạn kiểm tra Nếu liệu có chiều dài thấp 48-bit, phần mềm tự động chèn thêm bit 0, người dùng dùng chân chip gán tương ứng phần cứng có liệu đưa theo đặc tả hệ thống Nếu liệu có chiều dài lớn 500, phần mềm chia liệu thành đoạn nhỏ 500 liệu Trong trường hợp số lượng liệu mẫu cần kiểm tra không bội số Bảng 1: Đặc tả hệ thống test chip Đặc tả hệ thống Phần mềm C# Phần cứng TR4 FPGA Development Kit Giao tiếp Nối tiếp qua UART Dữ liệu UART 8-bit liệu, start bit, stop bit Dữ liệu test 48-bit ngõ vào / 48-bit ngõ Tốc độ truyền nhận 12,5 MHz Baudrate 115,200 bps Tốc độ kiểm tra 100 KHz – 200 MHz ( Tùy chọn ) Số lượng mẫu 500 500, phần mềm chèn thêm liệu chứa giá trị đủ lần kiểm tra phần cứng Kết khảo sát số lượng chân số loại đóng gói chip (chip packaging) Bảng cho thấy loại đóng gói chip thơng dụng thường có số lượng chân khơng q 100 pin Các loại đóng gói chip đặc biệt có số lượng I/O lớn, có tính chun biệt nên cần phải có cơng cụ test phức tạp Do đó, việc lựa chọn số lượng I/O 48 ngõ vào 48 ngõ (96 chân ) giúp hệ thống vừa cân tài 237 Tạp chí Phát triển Khoa học Cơng nghệ – Khoa học Tự nhiên, 3(3):235-243 nguyên FPGA, vừa kiểm tra cho hầu hết loại chip số chip cần tín hiệu clock khác để hoạt động • Nút bấm gửi liệu hộp thoại hiển thị trạng thái kiểm tra • Hộp thoại Help hướng dẫn cách sử dụng phần mềm chức đối tượng giao diện Bảng 2: Các kiểu đóng gói chip Hình trình bày sơ đồ tổng quan hệ thống, ngõ vào đường di chuyển liệu bên hệ thống Phần mềm nhận nhiệm vụ xử lí liệu để đưa liệu xuống phần cứng Phần cứng đảm bảo trình kiểm tra chip, gửi kết phần mềm để tổng hợp so sánh kết cuối Tập tin có định dạng vcd chứa liệu ngõ vào kết ngõ xuất từ dạng sóng mơ người dùng cung cấp cho hệ thống, sau người dùng nhận kết trả thơng qua phần mềm, tiến trình lại hệ thống diễn tự động Các thành phần hệ thống Về hệ thống phần mềm : Hệ thống sử dụng ngơn ngữ lập trình C# để lập trình giao diện GUI Hình Giao diện cho phép người dùng thực chức sau: • Lựa chọn cổng COM để kết nối UART • Chọn tập tin chứa liệu ngõ vào đưa xuống chip liệu ngõ mong đợi để so sánh • Xác định số ngõ vào ngõ chip • Chọn clock cho phần cứng đẩy liệu chip, clock bắt liệu vào tín hiệu clock ngõ SMA_CLKOUT_p để cung cấp thêm cho 238 Hình 5: Giao diện phần mềm hệ thống Về định dạng liệu đầu vào ra: Khi thiết kế, kỹ sư mô thiết kế cơng cụ mơ quan sát tín hiệu vào dạng sóng Dữ liệu dạng sóng xuất định dạng vcd chứa liệu ngõ vào kết ngõ Hệ thống test chip tự động sử dụng lại liệu từ tập tin vcd này, sau chuyển đổi thành định dạng binary (nghĩa tập tin chứa giá trị theo định dạng nhị phân) để làm liệu ngõ vào Hình 6(a) bên trái định dạng tập tin vcd với thông tin thời gian, giá trị timescale, ngõ vào /ra Hình 6(b) bên phải định dạng liệu binary hệ thống test chip tự động với thứ tự bit nhị phân thứ tự ngõ vào đưa vào hệ thống, hàng kết trả tương ứng với mẫu test Hình giao diện phần mềm chuyển đổi định dạng liệu viết WPF (Windows Presentation Foundation) Về sơ đồ phần cứng : Các khối liên kết trình bày Hình Các khối chức trình bày cụ thể sau Tạp chí Phát triển Khoa học Cơng nghệ – Khoa học Tự nhiên, 3(3):235-243 Hình 8: Dạng sóng chia clock dùng counter Hình 6: (a) Định dạng liệu ngõ vào; (b) Định dạng liệu ngõ Hình 7: Giao diện chuyển đổi định dạng tập tin Khối UART_receive: Dữ liệu truyền từ phần mềm qua giao tiếp UART với định dạng gồm start bit, 8-bit data stop bit xuống phần cứng m ơ-đun CH340 Bộ UART_receive liên tục dị tìm start bit với baudrate 115.200 bps, tốc độ start bit khối tiến hành nhận liệu 8-bit Sau lần nhận liệu 8-bit, khối chuyển liệu có chiều dài 48-bit lưu nhớ tạm sang mem_receive lưu trữ Sau đó, khối tiếp tục q trình dị tìm start bit nhận liệu Khối mem_receive: Từng liệu 48-bit gửi từ khối UART_receive lưu trữ khối mem_receive Tốc độ hoạt động khối 12,5 MHz Mem_receive đóng vai trị chuyển đổi vào nối tiếp song song Do người dùng chọn giá trị clock hoạt động nên liệu đầu mã chọn loại clock (clock đẩy liệu xuống chip, clock bắt liệu clock để debug) Sau nhận đủ mã loại clock, mem_receive bắt đầu chứa liệu Khi chứa đủ 500 liệu, khối bật tín hiệu “done” báo hiệu q trình test chip bắt đầu giai đoạn kiểm tra Sau đó, mem_receive tiếp tục quay lại q trình nhận liệu từ UART_receive Khối test: Dữ liệu đủ 500 liệu với chiều dài 48bit chuyển sang từ mem_receive đẩy vào quy trình test chip Quá trình đẩy liệu diễn song song với trình nhận liệu Tại khối này, có hai tín hiệu clock sử dụng lệch pha để đảm bảo thỏa thời gian setup time hold time Tín hiệu đẩy chip với tín hiệu iShiftClock nhận với tín hiệu iCaptureClock bị dịch pha so với tín hiệu iShiftClock Khối mem_transmit: Khi kết thúc q trình test, test_stage bật tín hiệu báo hiệu kết thúc Khối mem_transmit nhận liệu từ test_stage đóng vai trị chuyển đổi song song sang nối tiếp Tốc độ hoạt động mem_transmit tương tự mem_receive 12,5MHz Dữ liệu đẩy giá trị 8-bit sang UART_transmit để truyền lên máy tính Khi UART_transmit trả tín hiệu sẵn sàng gửi data mem_transmit tiếp tục chuyển liệu sang, tiến trình lặp lại đến giá trị cuối Khối UART_transmit: Khi nhận tín hiệu từ khối mem_transmit, UART_transmit gửi start bit, 8bit data stop bit với baudrate 115.200 bps lên máy tính Mỗi lần gửi xong liệu, UART_transmit bật trạng thái ngõ oTx_DV, báo hiệu cho mem_transmit biết thực xong sẵn sàng gửi liệu Tương tự UART_receive, UART_transmit có tốc độ hoạt động 12,5 MHz ứng 239 Tạp chí Phát triển Khoa học Công nghệ – Khoa học Tự nhiên, 3(3):235-243 với baudrate 115.200 bps nên bit cần trì thời gian gửi 109 clock Bộ chia clock: Trên bo mạch TR4 FPGA Development Kit, ta có sẵn xung clock tần số 50 MHz, từ dễ dàng tạo thành clock có tốc độ chậm counter Dùng mạch đếm ( counter) n bit đếm từ đến 2n -1, bit thứ n-1 mạch đếm clock chia 2n Hình minh họa dạng sóng mạch điếm 4-bit, ngõ QA tương ứng với kết bit thứ – clock chia cho QB tương ứng với kết bit thứ – clock chia cho QC tương ứng với kết bit thứ – clock chia cho QD tương ứng với kết bit thứ – clock chia cho 16 Tương tự, ta dễ dàng chia clock theo 2n 2n lần để tạo giá trị clock chậm từ clock 50 MHz, thuận tiện cho trình test nhiều loại chip khác Khối PLL/DLL (Phase-Locked Loop/Delay-Locked Loop) : Bên cạnh tạo xung clock có tốc độ chậm, hệ thống cần tạo clock có tốc độ cao 50 MHz clock dịch pha so với clock đẩy liệu xuống chip để đảm bảo bắt liệu xác Phần mềm Quartus II hỗ trợ sẵn lõi Intellectual property (IP) PLL/DLL để tạo mô-đun cần cho hệ thống Khối giải mã clock: Việc tạo nhiều giá trị xung clock nhằm đáp ứng nhu cầu người dùng muốn kiểm tra chip điều kiện hoạt động khác Người dùng chọn clock dựa giao diện GUI phần mềm clock tín hiệu để phần cứng hoạt động nên cần có chế mã hóa giải mã Hệ thống mã hóa cách định danh clock mã nhị phân 8-bit giải mã đa hợp (Multiplexer) Các khối thiết kế dựa tài nguyên phần cứng FPGA nên thiết kế linh hoạt, tùy chỉnh mở rộng Bảng kết tổng hợp thiết kế bo mạch TR4 FPGA Development Kit rộng với ứng dụng lớn Hơn thế, bo mạch TR4 FPGA Development Kit hỗ trợ ba mức điện vào I/O 1,5V, 1,8V, 2,5V 3V đáp ứng vấn đề quan trọng quy trình test chip mức điện I/O phải phù hợp KẾT QUẢ VÀ THẢO LUẬN Kết thực nghiệm TCAM TCAM (Ternary Content A ddressable Memory) nhớ thiết kế công ty TNHH Savarti Mức điện I/O TCAM 1,8 V, điện hoạt động lõi 0,9V Bộ nhớ TCAM có 44 chân ngõ vào 18 chân ngõ Để kiểm tra chức TCAM thực tế, người dùng cần kiểm tra lên đến 300 véc-tơ ngõ vào Do đó, quy trình kiểm tra TCAM nhiều thời gian Việc ứng dụng hệ thống TCAM giúp hệ thống chứng minh đặc điểm: đáp ứng nhiều ngõ vào ngõ ra, số lượng lớn trường hợp cần kiểm tra, điện I/O ổn định quy trình kiểm tra diễn hồn tồn tự động Đặc biệt, việc hệ thống chạy ổn định, ứng dụng đo chip thực tế có chức phức tạp sở để chứng minh chức hệ thống test chip tự động Hình sơ đồ kết nối chip TCAM với bo mạch FPGA Bo mạch màu xanh bên trái hệ thống gắn chip TCAM cần kiểm tra tính năng, bo mạch màu xanh dương bên phải hệ thống test chip tự động Hai hệ thống kết nối I/O với thông qua IDC Cable 2,54 mm xung clock hoạt động cấp từ FPGA đến TCAM ngõ SMA Bảng 3: Kết tổng hợp KẾT QUẢ TỔNG HỢP Combitional ALUTs 97.155/424.960 (23%) Memory ALUs 0/212.480 (0%) Dedicated logic register 120.886/424.960 (28%) Total registers 120.886 Total pin 343/888 (39%) Total PLLs 2/8 (25%) Có thể thấy rằng, thiết kế tận dụng hiệu tài nguyên FPGA để hoàn thành yêu cầu đặt Tài nguyên sử dụng chiếm 28% nên mở 240 Hình 9: Kết nối chip TCAM với bo mạch FPGA Sau thực trình test với nhiều véc-tơ chip TCAM, liệu trả hoàn toàn khớp với liệu mong đợi rút trích từ q trình mơ Hình 10 ví dụ so sánh liệu Hình 10(a) liệu ngõ nhận từ hệ thống test chip tự động Hình 10(b) liệu ngõ mong đợi Tạp chí Phát triển Khoa học Cơng nghệ – Khoa học Tự nhiên, 3(3):235-243 cung cấp người thiết kế TCAM Có thể thấy rằng, hai liệu (a) (b) giống nên kết lần kiểm tra xác Hình 11: (a) Sơ đồ kết nối FPGA với chip ROHM; (b) Kết thực chip ROHM Hình 10: (a) Dữ liệu ngõ hệ thống test chip tự động; (b) Dữ liệu ngõ mong đợi từ người dùng Kết thực nghiệm chip ROHM 180nm Chip ROHM, công nghệ CMOS 180nm, chip học thuật thực mạch đếm 4-bit sinh viên phịng thí nghiệm DESLab thiết kế Chip hoạt động điện 1,8V Thiết kế mạch đếm bản, hoạt động theo xung clock ngõ vào, tín hiệu reset mức 0, ngõ Nếu tín hiệu reset lên có chân enable tích cực mạch đếm bắt đầu hoạt động Mạch đếm có thêm tín hiệu Add/Sub để xác định đếm lên (Add) hay đếm xuống (Sub) Hình 11(a) sơ đồ kết nối bo mạch FPGA với chip ROHM Bo mạch màu xanh chip ROHM chứa mạch đếm 4bit cần test, bo mạch nối với hệ thống FPGA để kiểm tra Hình 11(b) kết thu hệ thống chạy chip Dữ liệu bên trái Hình 11(b) giá trị ngõ vào đưa vào mạch đếm, liệu bên phải Hình 11(b) ngõ thu nhận sau test Có thể thấy rằng, ngõ với mô tả cách hoạt động counter tương ứng với ngõ vào (trường hợp reset, trường hợp enable, trường hợp đếm lên, đếm xuống) Kết thực nghiệm thiết kế FPGA Để trực quan việc chứng minh hoạt động hệ thống, chúng tơi thiết kế nhân 8-bit × 8-bit bo mạch FPGA DE2-115 Sau xem nhân nhúng DE2-115 chip kết nối với hệ thống Trên bo mạch DE2-115, dùng công cụ SignalTap để bắt liệu gửi qua liệu gửi hệ thống test chip Bằng việc so sánh liệu mà bo mạch DE2-115 nhận với liệu ngõ vào người dùng so sánh liệu gửi DE2115 với liệu nhận hệ thống, chứng minh hệ thống hoạt động xác Hình 12 kết nối hệ thống với bo mạch DE2-115 (bo mạch bên phải) Hình 13 liệu thu bo mạch DE2-115 công cụ Signal Tap Các liệu khớp với khớp với kết mong muốn nên chứng minh chip hoạt động hệ thống vận hành Hình 12: Sơ đồ kết nối hệ thống với bo mạch FPGA DE2-115 Bảng tổng hợp kết thực nghiệm hệ thống ba trường hợp Với loại chip : TCAM, ROHM 180 nm nhân, mức điện điều kiện cần test khác nhau, hệ thống hoạt động ổn định kết trả “PASSED” – nghĩa chip hoạt động tốt có kết phù hợp với thiết kế ban đầu KẾT LUẬN Chúng tơi xây dựng quy trình test chip tự động ứng dụng nhiều loại chip khác Hệ 241 Tạp chí Phát triển Khoa học Cơng nghệ – Khoa học Tự nhiên, 3(3):235-243 Hình 13: Dữ liệu đo đạc từ chip hiển thị bo mạch FPGA DE2-115 Bảng 4: Dữ liệu đo đạc từ chip hiển thị bo mạch FPGA DE2-115 Chip TCAM ROHM Bộ nhân Điện I/O 1,8 V 1,8 V 3,0 V Số bit ngõ vào 44 17 Số bit ngõ 24 16 PLL: Phase-Locked Loop TCAM: Ternary Content-Addressable Memory TNHH: Trách Nhiệm Hữu Hạn UART: Universal Asynchronous ReceiverTransmitter VCD: Value Change Dump WPF: Windows Presentation Foundation Số lượng mẫu 14,181 58 500 XUNG ĐỘT LỢI ÍCH Kết Passed Passed Passed Các tác giả cam đoan khơng có xung đột lợi ích việc công bố báo thống giúp người dùng tiết kiệm chi phí đơn giản hóa q trình test chip Hệ thống hoạt động ổn định chip kiểm tra với thời gian test nhanh xử lí tự động So với hệ thống test chip tự động khác thị trường CTS , hệ thống có ưu điểm giá thành rẻ, nhỏ gọn đáp ứng nhu cầu quy trình test chip (số lượng I/O, số lượng mẫu, tần số hoạt động mức điện I/O) Tuy nhiên, số lượng liệu xử lí lần kiểm tra 500 data nên chưa ứng dụng cho chip có tính phức tạp Số lượng clock độ phân giải clock chưa cao nên chưa đáp ứng nhu cầu xác định xác giới hạn hoạt động chip DANH MỤC CÁC TỪ VIẾT TẮT ATE: Automatic Test Equipment BIST: Build-In Self-Test DESLAB: Digital Signal Processing and Embedded Systems Laboratory DLL: Delay-Locked Loop FPGA: Field-Programmable Gate Array FSM: Finite State Machine GUI: Graphical User Interface HW: Hardware MEM: Memory 242 ĐÓNG GÓP CỦA TÁC GIẢ Tác giả Trần Thị Thu Trang thực xây dựng hệ thống, triển khai thực tế, kiểm tra hệ thống viết thảo Tác giả Diệp Phước Lộc, Phan Vũ Huỳnh Tuấn, Nguyễn Tiến Lộc, Lê Trung Khanh đóng góp việc xây dựng hệ thống thực tế, thu thập liệu góp ý cho thảo Tác giả Lê Đức Hùng, Huỳnh Quốc Hưng có đóng góp quan trọng từ trình lên ý tưởng, định hướng sản phẩm, chỉnh sửa hoàn thiện thảo TÀI LIỆU THAM KHẢO (Advantest website) Available from: https://www.advantest com (CTS website) Available from: https://cts-advantest.com/ (LTX-Credence website) Available from: https://xcerra.com/ ltxc (Teradyne website) Available from: https://www.teradyne.com J Bergeron Writing Testbenches: Functional Verification of HDL Models Second Edition, Springer 2003; 1-23 Jervan G “Hybrid Built-In Self-Test and Test Generation Techniques for Digital Systems,” PhD dissertation, Linköpings universitet, Sweden; 2005 Mostardini L, Bacciarelli L, Fanucci L, Bertini L, Tonarelli M, Marinis MD FPGA-based Low-cost Automatic Test Equipment for Digital Integrated Circuits IEEE International Workshop on Intelligent Data Acquisition and Advanced Computing Systems Sep 2009; 32–37 Available from: 10.1109/IDAACS.2009 5343031 Science & Technology Development Journal – Natural Sciences, 3(3):235-243 Research Article Open Access Full Text Article Automatic chip testing system Thi-Thu-Trang Tran1 , Phuoc-Loc Diep1 , Vu-Huynh-Tuan Phan1 , Tien-Loc Nguyen1 , Trung-Khanh Le1 , Quoc-Hung Huynh , Duc-Hung Le1,* ABSTRACT Use your smartphone to scan this QR code and download this article In this paper, we implement an automatic chip testing system which can be applied on various types of chip packages The conventional systems, such as manual chip testing systems, often repeat the same steps for input conditions; or high-cost testing systems are designed to be highly optimized, but the installation and operating costs are very expensive This makes these systems difficult to be applied in education, research or small companies The automatic chip testing system overcomes the above two weaknesses The proposed system not only meets the requirement of a basic chip testing process, but also operates automatically and reduces the cost Users only need to provide input data via a Graphical User Interface (GUI) which is built using C# programming language, then the system will automatically operate and return the corresponding output data to the software to synthesize and compare with the user's expected data The hardware is built on the TR4 FPGA Development Kit which helps save the cost of hardware design and its resources The software and hardware with communicate to each other via Universal Asynchronous ReceiverTransmitter (UART) protocol The proposed system is automatic, optimized and low-cost so that it can be applied both in IC design education and industry Key words: test chip, integrated circuit, FPGA, ATE, TCAM DESLAB, Faculty of Electronics and Telecommunications, University of Science, Vietnam National University Ho Chi Minh City Savarti Company Limited, Ho Chi Minh city, Vietnam Correspondence Duc-Hung Le, DESLAB, Faculty of Electronics and Telecommunications, University of Science, Vietnam National University Ho Chi Minh City Email: ldhung@hcmus.edu.vn History • Received: 05-12-2018 • Accepted: 13-9-2019 • Published: 30-9-2019 DOI : 10.32508/stdjns.v3i3.605 Copyright © VNU-HCM Press This is an openaccess article distributed under the terms of the Creative Commons Attribution 4.0 International license Cite this article : Tran T, Diep P, Phan V, Nguyen T, Le T, Q H, Le D Automatic chip testing system Sci Tech Dev J - Nat Sci.; 3(3):235-243 243 ... thêm khối test vào chip, chip hoạt động khối tự động kiểm tra báo kết quy trình test ngồi - kiểm tra hoạt động chip sau sản xuất PHƯƠNG PHÁP XÂY DỰNG HỆ THỐNG TEST CHIP TỰ ĐỘNG Automatic test system... xuất chip lấy liệu từ chip để so sánh Quy trình diễn tự động để đối sánh liệu cần kiểm tra kết mong đợi Hình 3: Hệ thống test chip tự động dựa FPGA Phương pháp xây dựng hệ thống test chip tự động. .. bố báo thống giúp người dùng tiết kiệm chi phí đơn giản hóa q trình test chip Hệ thống hoạt động ổn định chip kiểm tra với thời gian test nhanh xử lí tự động So với hệ thống test chip tự động khác