Đề 521 KIỂM TRA CUỐI KỲ MÔN KIẾN TRÚC MÁY TÍNH Ngày KT : 27/05/2015 Thời gian: 90 phút - Tổng số câu : 30 (Sinh viên xem tài liệu) Dành cho câu Cho sơ đồ mô tả datapath xử lý MIPS đơn chu kỳ chi tiết “Next PC”: Bộ “NextPC” gọi tham gia vào datapath lệnh tín hiệu PCSrc = Bỏ qua thời gian trễ cho điều khiển Thời gian trễ khối thuộc datapath: “bộ nhớ lệnh” (I-Mem), “bộ cộng” (Add, PC30+1), “bộ hợp kênh” (Mux), “bộ tính tốn số học luận lý” (ALU), “thanh ghi” (đọc/ghi Trang 1/5 Đề 521 Regs), “bộ nhớ liệu” (D-Mem), “bộ mở rộng dấu” (SE), “bộ mở rộng dấu/không” (E) theo bảng sau: I-Mem 220ps Add, +1 12ps Mux 5ps ALU 60ps Regs 25ps D-Mem 220ps SE, E 5ps Các khối chức (thuộc datapath) tham gia vào lệnh (chọn phát biểu đầy đủ nhất): SUB Rd, Rs, Rt # Reg[Rd] = Reg[Rs] SUB Reg[Rt] a Instruction Memory, Registers file, ALU, Adder ( PC30+1) b Tất khối trừ D-Mem, E c Tất khối trừ D-Mem Next-PC d Instruction Memory, ALU, Adder ( PC30+1), Next-PC Câu 2: Chọn phát biểu xử lý thực thi lệnh: SW Rt, Offs(Rs) # Mem[Reg[Rs]+Offs] = Reg[Rt] a Khối “Next-PC” tham gia vào datapath thực thi lệnh b Cờ “Zero” c Các tín hiệu “RegWrite”, “ALUSrc”, “MemtoReg” lần lược x, 1, d Giá trị ghi PC tăng lên nhờ cộng “+1” Câu 3: Giả sử xử lý đơn chu kỳ hỗ trợ thêm lệnh “LWR” (Load Word Register) Xác đinh giá trị tín hiệu điều khiển RegDst, ALUSrc, MemtoReg, PCSrc Lệnh LWR có cú pháp sau: LWR Rd, Rt(Rs) #Reg[Rd] = Mem[Reg[Rt]+Reg[Rs]] a – – – b – – – c – – – d – 1– – Câu 4: Thời gian trễ khối tham gia vào “critical path” câu lệnh xác định thời gian trễ nhỏ câu lệnh Tính thời gian trễ “critical path” lệnh “beq $0, $8, exit” trường hợp điều kiện $8 = $0: a 247ps b.310ps c.315ps d 305ps Câu 5: Chu kỳ xung nhịp ngắn thiết kế : a 305ps b.555ps c.565ps d 347ps Câu 6: Từ thiết kế trên, người ta sửa đổi sang dạng đa chu kỳ Với thiết kế đa chu kỳ, chu kỳ thực thi công đoạn: nạp lệnh (IF), giải mã lệnh (ID), tính tốn (EX), truy xuất nhớ liệu (MEM), ghi giá trị vào ghi (WB) Chu kỳ xung nhịp ngắn thiết kế đa chu kỳ : a 220ps b.247ps c.5ps d 440ps Câu 7: Chọn phát biểu RAM ‘DDR3-1600’ : a Đây loại RAM động đồng (SDRAM) b Tần số xung nhịp lớn cấp cho RAM 1600 MHz c RAM cần chu kỳ làm tươi để bảo toàn mức luận lý d RAM hệ có thời gian truy xuất liệu nhanh SRAM Câu 1: Trang 2/5 Đề 521 Dữ liệu cho câu : Giã sử địa nhớ có kích thước Byte, cho sơ đồ mạch giải mã địa nhớ sau : Câu 8: Kích thước vùng nhớ mà tín hiệu CS2 tích cực (CS2 = 0) a 0x3FFF byte b 4KB c 8KB d 16KB Không gian địa tín hiệu CS1: a – 0x1FFF b – 0xFFFF c – 0x3FFF d – 0x4000 Câu 10: Khơng gian địa tín hiệu CS3: a [0x8000 – 0xBFFF] OR [0xC000 – 0xFFFF] b 0x4000 – 0xFFFF c 0x4000 – 0xFFFF d [0x4000 – 0x7FFF] OR [0xC000 – 0xFFFF] Câu 11: Bộ xử lý MIPS pipeline trạng thái có thời gian trễ trạng thái theo bảng sau: IF ID EX MEM WB 220 ps 150 ps 150 ps 210 ps 100 ps Chu kỳ xung nhịp nhỏ xử lý này: a 220ps b.300ps c.250ps d 100ps Câu 9: Cho đoạn chương trình hợp ngữ MIPS sau dành cho câu tiếp theo: loop: lw sll add sw addi addi bne $t3, $t3, $t4, $t2, $t1, $t2, $t2, 100($t1) $t3, $t3, $a0 0($t4) $t1, $t2, -1 $zero, loop Câu 12: Giả sử xử lý đơn chu kỳ, ban đầu $t2 = 5, $t1 = Cần chu kỳ xung nhịp để thực thi đoạn chương trình trên? a b 25 c 28 d 35 Câu 13: Giả sử xử lý đa chu kỳ (CPI lệnh tương ứng: lw = 5, sw/sll/add/addi = 4, bne = 3), ban đầu $t2 = 5, $t1 = Cần chu kỳ xung nhịp để thực thi đoạn chương trình trên? a 25 b 28 c 140 d 196 Câu 14: Giả sử xử lý 5-stage pipeline, không xét hazard, ban đầu $t2 = 5, $t1 = Cần chu kỳ xung nhịp để thực thi đoạn chương trình trên? a 39 b 47 c 75 d 98 Trang 3/5 Đề 521 Câu 15: Giả sử xử lý đơn chu kỳ, thời gian trễ lệnh “lw” 900ps Sau xử lý cải tiến thành đa chu kỳ, thời gian trễ giai đoạn 200ps Tính speed up trường hợp xử lý thực đoạn chương trình trên, ban đầu $t2 = 5, $t1 = 0? a b 1.1 c 1.2 d 1.3 Dành cho câu tiếp theo: Cho đoạn chương trình hợp ngữ MIPS sau, ban đầu $t3 = 1: loop: addi lw addi sw addi bne $t1, $t4, $t2, $t4, $t3, $t3, $t1, 4($t1) $t2, 0($t2) $t3, -1 $zero, loop Giả sử xử lý 5-stage pipeline Có data hazard đoạn chương trình trên? a b c d Câu 17: Giả sử xử lý 5-stage pipeline, dùng phương pháp chèn stall để giải data hazards Tính CPI trung bình cho đoạn chương trình trên? a 1.7 b 3.2 c d 3.7 Câu 18: Giả sử xử lý 5-stage pipeline, dùng phương pháp chèn stall forwarding để giải data hazards Tính tổng số chu kỳ xung nhịp cho đoạn chương trình trên? a 10 b 11 c 12 d 13 Câu 19: Tính speedup cho trường hợp xử lý 5-stage pipeline, sử dụng stall forwarding với trường hợp xử lý đa chu thi đoạn chương trình trên? a 2.3 b 2.4 c 3.0 d 3.1 Dành cho câu tiếp theo: Câu 16: Thiết kế nhớ đệm có kích thước phần chứa liệu 4KB Giả sử nhớ có dung lượng 64Mx8, cache line phần liệu có kích thước byte CPU lần truy xuất byte Số lượng line nhớ đệm là: a 211 b 210 c 29 d 28 Câu 21: CPU lần truy xuất byte Sử dụng kỹ thuật ánh xạ trực tiếp (direct-mapped), số bit trường offset, index, tag là: a 2, 10, 14 b 2, 9, 15 c 4, 8, 14 d 4, 9, 13 Câu 22: CPU lần truy xuất byte Sử dụng kỹ thuật 4-way set associative, số bit trường offset, set_index, tag là: a 2, 8, 16 b 2, 9, 15 c 1, 8, 16 d 1, 10, 15 Câu 20: Câu 23: Chọn phát biểu trường hợp ghi giá trị vào ghi ghi MIPS (ví dụ lệnh “addi $0, $2, 10”): a Đây trường hợp phát sinh lỗi chạy giống trường hợp chia số cho b Giá trị lưu vào ghi $0 sau tự động reset giá trị c Thanh ghi $0 ghi 32 ghi MIPS Trang 4/5 Đề 521 d Giá trị BusW không kết nối vào ghi $0 nên giá trị bảo toàn Dành cho câu Giả sử thời gian truy xuất nhớ cần 30 chu kỳ xung nhịp, số lệnh truy xuất nhớ chiếm 20% tổng số lệnh Hệ thống nhớ sử dụng nhớ đệm liệu L1 với tỉ lệ miss (miss rate) 8% Tần số hoạt động CPU 2GHz Câu 24: Giả sử CPI lý tưởng (cho việc nạp lệnh), nhớ đệm lệnh có tỉ lệ hit 100%, hỏi CPI trung bình trường hợp a 2.8 b 2.1 c 3.5 d 2.5 Câu 25: Giả sử CPI lý tưởng 2, giả sử khơng có nhớ đệm liệu lệnh, hỏi CPI trung bình trường hợp a 30 b 32 c 36 d 38 Câu 26: Nếu thiết kế thêm nhớ đệm liệu L2 với tỉ lệ miss (miss rate) 18% hit time 3ns, nhớ đệm lệnh có tỉ lệ hit 100% Với CPI lý tưởng (cho việc nạp lệnh), hỏi CPI trung bình bao nhiêu? a 2.12 b 2.18 c 2.76 d 3.12 Câu 27: Giả sử nhớ đệm liệu L1, có thêm nhớ đệm L1 cho lệnh, tỉ lệ miss 2% Giả sử CPI lý tưởng trường hợp hit lệnh hit liệu, hỏi CPI trung bình trường hợp này? a 2.6 b 2.8 c 3.1 d 3.5 Dành cho câu tiếp theo: Một hệ thống máy tính MIPS, CPU định địa theo byte Bộ nhớ đệm có dung lượng 8KB, line có kích thước 32 byte Câu 28: Bộ nhớ đệm thiết kế theo phương pháp 4-way set-associative, độ rộng trường tag, set-index, offset là: a 18, 8, b 17, 9, c 19, 8, d 18, 9, Câu 29: Bộ nhớ đệm thiết kế theo phương pháp 4-way set-associative, đoạn chương trình thực thi vòng lặp lần, vòng lặp CPU truy xuất 258 byte liên tiếp địa Giả sử ban đầu nhớ đệm rỗng, số lần miss : a 25 b 64 c d Câu 30: Giả sử nhớ đệm thiết kế theo phương pháp direct mapping, ban đầu nhớ đêm rỗng, CPU truy xuất nhớ có địa 100, 104, 112, 1060, 1064, 1096, 2007, 8254, 8255, 8256, 102 Hit rate tương ứng chuỗi truy xuất trên: a 4/11 b 5/11 c 6/11 d 7/11 Trang 5/5 Đề 521 Trang 6/5 ... $0, $8, exit” trường hợp điều kiện $8 = $0: a 247ps b.310ps c.315ps d 305ps Câu 5: Chu kỳ xung nhịp ngắn thiết kế : a 305ps b.555ps c.565ps d 347ps Câu 6: Từ thiết kế trên, người ta sửa đổi sang... CPI lý tưởng (cho việc nạp lệnh), hỏi CPI trung bình bao nhiêu? a 2.12 b 2.18 c 2.76 d 3.12 Câu 27: Giả sử nhớ đệm liệu L1, có thêm nhớ đệm L1 cho lệnh, tỉ lệ miss 2% Giả sử CPI lý tưởng trường