Thiết kế khối điều khiển LCD

ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: Thiết kế khối điều khiển LCD I Giới thiệu FPGA II Thiết kế điều khiển LCD sử dụng kit FPGA I Giới thiệu FPGA Giới thiệu ngơn ngữ lập trình VHDL VHDL phát triển để giải khó khăn việc phát triển, thay đổi lập tài liệu cho hệ thống số VHDL ngôn ngữ độc lập không gắn với phương pháp thiết kế, mô tả hay công nghệ phần cứng Người thiết kế tự lựa chọn cơng nghệ, phương pháp thiết kế sử dụng ngôn ngữ Và đem so sánh với ngôn ngữ mơ phần cứng khác ta thấy VHDL có số ưu điểm hẳn là: • • • • • • Thứ tính cơng cộng: VHDL phát triển bảo trợ phủ Mỹ tiêu chuẩn IEEE VHDL hỗ trợ nhiều nhà sản xuất thiết bị nhiều nhà cung cấp công cụ thiết kế mô hệ thống Thứ hai khả hỗ trợ nhiều công nghệ nhiều phương pháp thiết kế: VHDL cho phép thiết kế nhiều phương pháp ví dụ phương pháp thiết kế từ xuống, hay từ lên dựa vào thư viện sẵn có VHDL hỗ trợ cho nhiều loại công cụ xây dựng mạch sử dụng công nghệ đồng hay không đồng bộ, sử dụng ma trận lập trình hay sử dụng mảng ngẫu nhiên Thứ ba tính độc lập với cơng nghệ: VHDL hồn tồn độc lập với cơng nghệ chế tạo phần cứng Một mô tả hệ thống dùng VHDL thiết kế mức cổng chuyển thành tổng hợp mạch khác tuỳ thuộc công nghệ chế tạo phần cứng đời áp dụng cho hệ thống thiết kế Thứ tư khả mô tả mở rộng: VHDL cho phép mô tả hoạt động phần cứng từ mức hệ thống số mức cổng VHDL có khả mô tả hoạt động hệ thống nhiều mức sử dụng cú pháp chặt chẽ thống cho mức Như ta mô thiết kế bao gồm hệ mô tả chi tiết Thứ năm khả trao đổi kết quả: Vì VHDL tiêu chuẩn chấp nhận, nên mơ hình VHDL chạy mơ tả đáp ứng tiêu chuẩn VHDL Các kết mô tả hệ thống trao đổi nhà thiết kế sử dụng công cụ thiết kế khác tuân theo tiêu chuẩn VHDL Cũng nhóm thiết kế trao đổi mơ tả mức cao hệ thống hệ thống lớn (trong hệ thiết kế độc lập) Thứ sáu khả hỗ trợ thiết kế mức lớn khả sử dụng lại thiết kế: VHDL phát triển ngôn ngữ lập trình bậc cao, sử dụng để thiết kế hệ thống lớn với tham gia nhóm nhiều người Bên ngơn ngữ VHDL có nhiều tính hỗ trợ việc quản lý, thử nghiệm chia sẻ thiết kế Và cho phép dùng lại phần có sẵn Tổng quan FPGA FPGA (Field Programable Gate Arrays) thiết bị bán dẫn bao gồm khối logic lập trình gọi "Logic Block", kết nối khả trình Các khối logic lập trình để thực chức khối logic AND, XOR, chức kết hợp phức tạp decoder phép tính tốn học Trong hầu hết kiến trúc FPGA, khối logic bao gồm phần tử nhớ Đó Flip-Flop nhớ hồn chỉnh Các kết nối khả trình cho phép khối logic nối với theo thiếtkế người xây dựng hệ thống, giống bảng mạch khả trình Một kiến trúc khác tương tự đơn giản FPGA, CPLD ( Complex Programable Logic Device ) Thực chất tiền thân FPGA Năm 1984, Ross Freeman, đồng sáng lập Xilinx phát minh FPGA FPGA CPLC bao gồm số lượng lớn phần tử logic khả trình Mật độ cổng logic (Logic Gate) CPLD nằm khoản từ vài nghìn 10 nghìn cổng Trong FPGA thơng thường chứa từ 10 nghìn vài triệu cổng Hình 1.1 Kiến trúc FPGA FPGA ứng dụng điển hình lĩnh vực yêu cầu tốc độ đáp ứng cao như: xử lý tín hiệu số,xử lý ảnh, thị giác máy, nhận dạng giọng nói, mã hóa, mơ phỏng(emulation) FPGA đặc biệt mạnh lĩnh vực ứng dụng mà kiến trúc yêu cầu lượng lớn xử lý song song, đặc biết mã hóa giải mã FPGA sử dụng ứng dụng cần thực thi thuật toán FFT, nhân chập (convolution), thay cho vi xử lý, hay có mặt nhiều hệ thống nhúng, hệ thống viễn thông Hiện công nghệ FPGA sản xuất hỗ trợ phần mềm hãng :Xilinx, Altera, Actel, Atmel Trong Xilinx Altera hai hãng hàng đầu KIT FPGA SPARTAN 3AN Hình ảnh Kit FPGA Spartan 3AN Kit FPGA Spartan 3AN gồm thành phần sau: • • • • • • • • • • • • • Xilinx XC3S500E Spartan-3E FPGA Xilinx Mbit Platform Flash configuration PROM Xilinx 64-macrocell XC2C64A CoolRunner CPLD 64 MByte (512 Mbit) of DDR SDRAM, x16 data interface, 100+ MHz 16 MByte (128 Mbit) of parallel NOR Flash (Intel StrataFlash) 2-line, 16-character LCD screen PS/2 mouse or keyboard port VGA display port 10/100 Ethernet PHY (requires Ethernet MAC in FPGA) Two 9-pin RS-232 ports (DTE- and DCE-style) On-board USB-based FPGA/CPLDdownload/debug interface 50 MHz clock oscillator SHA-1 1-wire serial EEPROM for bitstream copy protection • • • • • • • • • II Hirose FX2 expansion connector Three Digilent 6-pin expansion connectors Four-output, SPI-based Digital-to-Analog Converter (DAC) Two-input, SPI-based Analog-to-DigitalConverter (ADC) with programmablegain Pre-amplifier ChipScope™ SoftTouch debugging port Rotary-encoder with push-button shaft Eight discrete LEDs Four slide switches Thiết kế điều khiển LCD sử dụng kit FPGA Spartan 3AN Giới thiệu LCD Ngày nay, thiết bị hiển thị LCD (Liquid Crystal Display) sử dụng nhiều ứng dụng LCD có nhiều ưu điểm so với dạng hiển thị khác: Nó có khả hiển thị kí tự đa dạng, trực quan (chữ, số kí tự đồ họa) Dễ dàng đưa vào mạch ứng dụng theo nhiều giao thức giao tiếp khác Tốn tài nguyên hệ thống Giá thành rẻ … • • • • Khi sản xuất LCD, nhà sản xuất tích hợp chíp điều khiển (HD44780) bên lớp vỏ đưa chân giao tiếp cần thiết Các chân đánh số thứ tự đặt tên hình sau: a) Chức chân sau: Chân Ký hiệu Vss Vdd Vee Mô tả Chân nối đất cho LCD, thiết kế mạch ta nối chân với GND mạch điều khiển Chân cấp nguồn cho LCD, thiết kế mạch ta nối chân với VCC=5V mạch điều khiển Điều chỉnh độ tương phản LCD Chân chọn ghi (Register select) Nối chân RS với logic “0” (GND) logic “1” (VCC) để chọn ghi + Logic “0”: Bus DB0-DB7 nối với ghi lệnh IR LCD (ở chế độ “ghi” - write) nối với đếm địa LCD (ở chế độ “đọc” - read) + Logic “1”: Bus DB0-DB7 nối với ghi liệu DR bên LCD Chân chọn chế độ đọc/ghi (Read/Write) Nối chân R/W với logic “0” để LCD hoạt động chế độ ghi, nối với logic “1” để LCD chế độ đọc Chân cho phép (Enable) Sau tín hiệu đặt lên bus DB0-DB7, lệnh chấp nhận có xung cho phép chân E + Ở chế độ ghi: Dữ liệu bus LCD chuyển vào(chấp nhận) ghi bên phát xung (high-to-low transition) tín hiệu chân E + Ở chế độ đọc: Dữ liệu LCD xuất DB0DB7 phát cạnh lên (low-to-high transition) chân E LCD giữ bus đến chân E xuống mức thấp Tám đường bus liệu dùng để trao đổi thông tin với MPU Có chế độ sử dụng đường bus : + Chế độ bit : Dữ liệu truyền đường, với bit MSB bit DB7 + Chế độ bit : Dữ liệu truyền đường từ DB4 tới DB7, bit MSB DB7 RS R/W E – 14 DB0 – DB7 15 - Nguồn dương cho đèn 16 - GND cho đèn * Ghi : Ở chế độ “đọc”, nghĩa MPU đọc thông tin từ LCD thông qua chân DBx Còn chế độ “ghi”, nghĩa MPU xuất thông tin điều khiển cho LCD thông qua chân DBx b) Sơ đồ khối HD44780: • Chíp HD44780 có ghi bit quan trọng : Thanh ghi lệnh IR (Instructor Register) ghi liệu DR (Data Register) o Thanh ghi IR : Để điều khiển LCD, người dùng phải “ra lệnh” thông qua tám đường bus DB0-DB7 Mỗi lệnh nhà sản xuất LCD đánh địa rõ ràng Người dùng việc cung cấp địa lệnh cách nạp vào ghi IR Nghĩa là, ta nạp vào ghi IR chuỗi bit, chíp HD44780 tra bảng mã lệnh địa mà IR cung cấp thực lệnh Thanh ghi DR : Thanh ghi DR dùng để chứa liệu bit để ghi vào vùng RAM DDRAM CGRAM (ở chế độ ghi) dùng để chứa liệu từ vùng RAM gởi cho MPU (ở chế độ đọc) Nghĩa là, MPU ghi thông tin vào DR, mạch nội bên chíp tự động ghi thơng tin vào DDRAM CGRAM Hoặc thông tin địa ghi vào IR, liệu địa vùng RAM nội HD44780 chuyển DR để truyền cho MPU • Cờ báo bận BF (Busy Flag): Khi thực hoạt động bên chíp, mạch nội bên cần khoảng thời gian để hoàn tất Khi thực thi hoạt động bên chip thế, LCD bỏ qua giao tiếp với bên bật cờ BF (thơng qua chân DB7 có thiết lập RS=0, R/W=1) lên để báo cho MPU biết “bận” Dĩ nhiên, xong việc, đặt cờ BF lại mức • Bộ đếm địa AC (Address Counter): Như sơ đồ khối, ghi IR không trực tiếp kết nối với vùng RAM (DDRAM CGRAM) mà thông qua đếm địa AC Bộ đếm lại nối với vùng RAM theo kiểu rẽ nhánh Khi địa lệnh nạp vào ghi IR, thông tin nối trực tiếp cho vùng RAM việc chọn lựa vùng RAM tương tác bao hàm mã lệnh Sau ghi vào (đọc từ) RAM, đếm AC tự động tăng lên (giảm đi) đơn vị nội dung AC xuất cho MPU thông qua DB0-DB6 có thiết lập RS=0 R/W=1 o Giản đồ xung cập nhật AC • Vùng RAM hiển thị DDRAM (Display Data RAM): Đây vùng RAM dùng để hiển thị, nghĩa ứng với địa RAM kí tự hình bạn ghi vào vùng RAM mã bit, LCD hiển thị vị trí tương ứng hình kí tự có mã bit mà bạn cung cấp Hình sau trình bày rõ mối liên hệ này: Mối liên hệ địa DDRAM vị trí hiển thị LCD Vùng RAM có 80x8 bit nhớ, nghĩa chứa 80 kí tự mã bit Những vùng RAM lại khơng dùng cho hiển thị dùng vùng RAM đa mục đích Lưu ý để truy cập vào DDRAM, ta phải cung cấp địa cho AC theo mã HEX • Vùng ROM chứa kí tự CGROM (Character Generator ROM): Vùng ROM dùng để chứa mẫu kí tự loại 5x8 5x10 điểm ảnh/kí tự, định địa bit Tuy nhiên, có 208 mẫu kí tự 5x8 32 mẫu kí tự kiểu 5x10 (tổng cộng 240 thay 2^8 = 256 mẫu kí tự) Người dùng thay đổi vùng ROM Mối liên hệ địa ROM liệu tạo mẫu kí tự c) Tập lệnh LCD Tên lệnh Clear Display Return home Entry mode set Display on/off control Cursor or display shift Hoạt động Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = 0 0 0 Lệnh Clear Display (xóa hiển thị) ghi khoảng trống-blank (mã kí tự 20H) vào tất nhớ DDRAM, sau trả đếm địa AC=0, trả lại kiểu hiển thị gốc bị thay đổi Nghĩa là: Tắt hiển thị, trỏ dời góc trái (hàng đầu tiên), chế độ tăng AC Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = 0 0 0 * Lệnh Return home trả đếm địa AC 0, trả lại kiểu hiển thị gốc bị thay đổi Nội dung DDRAM không thay đổi Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = 0 0 [I/D] [S] I/D : Tăng (I/D=1) giảm (I/D=0) đếm địa hiển thị AC đơn vị có hành động ghi đọc vùng DDRAM Vị trí trỏ di chuyển theo tăng giảm S : Khi S=1 toàn nội dung hiển thị bị dịch sang phải (I/D=0) sang trái (I/D=1) có hành động ghi vùng DDRAM Khi S=0: không dịch nội dung hiển thị Nội dung hiển thị không dịch đọc DDRAM đọc/ghi vùng CGRAM Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = 0 0 [D] [C] [B] D: Hiển thị hình D=1 ngược lại Khi tắt hiển thị, nội dung DDRAM không thay đổi C: Hiển thị trỏ C=1 ngược lại B: Nhấp nháy kí tự vị trí trỏ B=1 ngược lại Chu kì nhấp nháy khoảng 409,6ms mạch dao động nội LCD 250kHz Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = 0 [S/C] [R/L] * * Lệnh Cursor or display shift dịch chuyển trỏ hay liệu hiển thị sang trái mà không cần hành động ghi/đọc liệu Khi hiển thị kiểu dòng, trỏ nhảy xuống dòng dịch qua vị trí thứ 40 hàng Dữ liệu hàng đầu hàng dịch lúc Chi tiết sử dụng xem bảng bên dưới: S/C R/L 0 Hoạt động Dịch vị trí trỏ sang trái (Nghĩa giảm AC đơn vị) Dịch vị trí trỏ sang phải (Tăng AC lên đơn Function set Set CGRAM address Set DDRAM address Read BF and address Write data to 1 vị) Dịch toàn nội dung hiển thị sang trái, trỏ dịch theo Dịch toàn nội dung hiển thị sang phải, trỏ dịch theo Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = 0 [DL] [N] [F] * * DL: Khi DL=1, LCD giao tiếp với MPU giao thức bit (từ bit DB7 đến DB0) Ngược lại, giao thức giao tiếp bit (từ bit DB7 đến bit DB0) Khi chọn giao thức bit, liệu truyền/nhận lần liên tiếp với bit cao gởi/nhận trước, bit thấp gởi/nhận sau N : Thiết lập số hàng hiển thị Khi N=0 : hiển thị hàng, N=1: hiển thị hàng F : Thiết lập kiểu kí tự Khi F=0: kiểu kí tự 5x8 điểm ảnh, F=1: kiểu kí tự 5x10 điểm ảnh Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = [ACG][ACG][ACG][ACG][ACG][ACG] Lệnh ghi vào AC địa CGRAM Kí hiệu [ACG] bit chuỗi liệu bit Ngay sau lệnh lệnh đọc/ghi liệu từ CGRAM địa định Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = [AD] [AD] [AD] [AD] [AD] [AD] [AD] Lệnh ghi vào AC địa DDRAM, dùng cần thiết lập tọa độ hiển thị mong muốn Ngay sau lệnh lệnh đọc/ghi liệu từ DDRAM địa định Khi chế độ hiển thị hàng: địa từ 00H đến 4FH Khi chế độ hiển thị hàng, địa từ 00h đến 27H cho hàng thứ nhất, từ 40h đến 67h cho hàng thứ Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx =[BF] [AC] [AC] [AC] [AC] [AC] [AC] [AC] (RS=0,R/W=1) Như đề cập trước đây, cờ BF bật, LCD làm việc lệnh (nếu có) bị bỏ qua cờ BF chưa mức thấp Cho nên, lập trình điều khiển, phải kiểm tra cờ BF trước ghi liệu vào LCD Khi đọc cờ BF, giá trị AC xuất bit [AC] Nó địa CG hay DDRAM tùy thuộc vào lệnh trước Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = [Write data] CG or DDRAM Read data from CG or DDRAM (RS=1, R/W=0) Khi thiết lập RS=1, R/W=0, liệu cần ghi đưa vào chân DBx từ mạch LCD chuyển vào LCD địa xác định từ lệnh ghi địa trước (lệnh ghi địa xác định vùng RAM cần ghi) Sau ghi, đếm địa AC tự động tăng/giảm tùy theo thiết lập Entry mode Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DBx = [Read data] (RS=1, R/W=1) Khi thiết lập RS=1, R/W=1,dữ liệu từ CG/DDRAM chuyển MPU thông qua chân DBx (địa vùng RAM xác định lệnh ghi địa trước đó) Sau đọc, AC tự động tăng/giảm tùy theo thiết lập Entry mode, nhiên nội dung hiển thị không bị dịch bất chấp chế độ Entry mode d) Khởi tạo LCD: Khởi tạo việc thiết lập thông số làm việc ban đầu Đối với LCD, khởi tạo giúp ta thiết lập giao thức làm việc LCD MPU Việc khởi tạo thực lần đầu chương trình điều khiển LCD bao gồm thiết lập sau : • Display clear : Xóa/khơng xóa tồn nội dung hiển thị trước • Function set : Kiểu giao tiếp 8bit/4bit, số hàng hiển thị 1hàng/2hàng, kiểu kí tự 5x8/5x10 • Display on/off control: Hiển thị/tắt hình, hiển thị/tắt trỏ, nhấp nháy/khơng nhấp nháy • Entry mode set : thiết lập kiểu nhập kí tự như: Dịch/khơng dịch, tự tăng/giảm (Increment)  Mạch khởi tạo bên chíp HD44780: Mỗi cấp nguồn, mạch khởi tạo bên LCD tự động khởi tạo cho Và thời gian khởi tạo cờ BF bật lên 1, đến việc khởi tạo hoàn tất cờ BF giữ khoảng 10ms sau Vcc đạt đến 4.5V (vì 2.7V LCD hoạt động) Mạch khởi tạo nội thiết lập thông số làm việc LCD sau: • Display clear : Xóa tồn nội dung hiển thị trước • Function set: DL=1 : 8bit; N=0 : hàng; F=0 : 5x8 • Display on/off control: D=0 : Display off; C=0 : Cursor off; B=0 : Blinking off • Entry mode set: I/D =1 : Tăng; S=0 : Không dịch Như sau mở nguồn, bạn thấy hình LCD giống chưa mở nguồn toàn hiển thị tắt Do đó, ta phải khởi tạo LCD lệnh  Khởi tạo lệnh (chuỗi lệnh): Việc khởi tạo lệnh phải tuân theo lưu đồ sau nhà sản xuất : Code VHDL thiết kế khối điều khiển LCD a Lcd_control: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; Uncomment the following library declaration if instantiating any Xilinx primitives in this code library UNISIM; use UNISIM.VComponents.all; Library XilinxCoreLib; entity lcd_control is port ( clk : in std_logic; nreset : in std_logic; lcd_rs : out std_logic; lcd_rw : out std_logic; lcd_e : out std_logic; wchar : in std_logic; lcd_data : inout std_logic_vector(7 downto 0) ); end lcd_control; architecture Behavioral of lcd_control is component lcd_driver is port ( clk1Mhz : in std_logic; reset : in std_logic; lcd_rs : out std_logic; lcd_rw : out std_logic; lcd_e : out std_logic; data_in : in std_logic_vector (9 downto 0); Data input wr_en : in std_logic; Write Enable FIFO full : out std_logic; FIFO full ready : out std_logic; LCD ready lcd_data : out std_logic_vector (7 downto 0) ); end component; component clk_div IS GENERIC(baudDivide : std_logic_vector(7 downto 0) := "10101110"); PORT( clk_in : in std_logic; clk_out : inout std_logic ); END component; - signal reset : std_logic; signal clk1Mhz : std_logic; signal ready : std_logic; signal data_in : std_logic_vector (9 downto 0); Data input signal wr_en : std_logic; Write Enable signal full : std_logic; FIFO full signal wchar_reg : std_logic; signal wchar_sig : std_logic; signal counter20 : std_logic_vector (19 downto 0); signal second : std_logic_vector (3 downto 0); signal lcd_char : std_logic_vector (7 downto 0); signal we_sig : std_logic; signal we_sig1 : std_logic; begin cd : component clk_div generic map ("00011000") 48Mhz/24/2 = 1Mhz port map (clk, clk1Mhz); lcd_x : component lcd_driver port map (clk1Mhz, reset, lcd_rs, lcd_rw, lcd_e, data_in, wr_en, full, ready, lcd_data=> lcd_data); reset