Thiết kế khối điều khiển bộ nhớ SDR SDRAM

Trong nội dung đồ án tốt nghiệp, nhóm chúng tôi sẽ thực hiện việc “thiết kế lõi IP điều khiển bộ nhớ SDRSDRAM” với các đặc điểm chính như sau: • Tương thích với bus AMBA AHB giao tiếp với chip vi điều khiển ARM. • Cấu hình trước các tham số định thời (tCL, tRC, tRCD, tRP, tMRD, tRRD, tRFC, tRAS, tWR) trước khi hoạt động. • Hỗ trợ hầu hết các loại burst AHB (ngoại trừ WRAP16): SINGLE, INCR, WRAP4, INCR4, WRAP8, INCR8, and INCR16. • Nhận lệnh Load Mode Register (LMR) để lập trình lại bộ nhớ SDRAM trong thời gian đang vận hành. • Độ rộng bus địa chỉ (địa chỉ bank, địa chỉ hàng row và địa chỉ cột – column) và độ rộng bus dữ liệu DQ cấu hình được trước khi tổng hợp. • Có các FIFO hỗ trợ việc đọcghi địa chỉ và dữ liệu Nhằm mục đích làm rõ các nội dung liên quan đến đề tài như mục tiêu của đề tài, phạm vi đề tài, hướng phát triển, và những phần lý thuyết liên quan đến đề tài, cùng với sơ đồ khối của thiết kế, chương trình của lõi IP, đồ án của nhóm chúng tôi trình bày bao gồm 6 chương như sau: Chương 1: Giới thiệu về đề tài. Chương 2: Lý thuyết tổng quan. Chương 3: Thiết kế và phân tích các khối chức năng. Chương 4: Xác minh và tối ưu hóa thiết kế. Chương 5: Tổng hợp phân tích và thiết kế vật lý. Chương 6: Kết luận và hướng phát triển đề tài. Xuất phát từ nhu cầu thực tế cần thiết phải xây dựng lõi IP điều khiển bộ nhớ SDRAM có thể cấu hình các thông số trước và điều khiển các hoạt động của SDRAM, nhóm chúng tôi đã tiến hành tìm hiểu các những lý thuyết liên quan tới đề tài cũng như nghiên cứu Datasheet chip SDRSDRAM 512Mb của hãng Micron, thảo luận và thống nhất phương án thiết kế cuối cùng. Tiếp theo đó, nhóm chúng tôi đã thiết kế sơ đồ khối tổng quát và sơ đồ khối chi tiết của lõi IP, xây dựng máy trạng thái, viết chương trình Verilog HDL mô tả toàn bộ thiết kế. Bước cuối cùng, nhóm chúng tôi kết nối các khối trong bộ lõi IP lại, viết testbench kiểm tra kết quả trên phần mềm Modelsim của hãng Altera và điều khiển SDRSDRAM thông qua việc sử dụng Model MT48LC64M8A2 (16Meg x 8 x 4 Banks) của hãng Micron, đối chiếu so sánh với yêu cầu đặt ra ban đầu và với các đề tài đã thực hiện trước đó, đánh giá hoạt động của lõi IP dựa trên kết quả thu được. Sau khi kiểm tra đúng chức năng, nhóm chúng tôi sử dụng các tool Design Compiler, Prime Time, IC compiler của hãng Synopsys để kiểm tra, ràng buộc chặt chẽ về timing, sau đó xuất ra file GDSII để có thể gửi đi tới nhà máy để sản xuất ra sản phẩm ứng dụng vào thực tế.

LỜI CAM ĐOAN Tôi xin cam đoan nội dung đồ án chép đồ án công trình có từ trước Nếu vi phạm xin chịu hình thức kỷ luật Khoa Sinh viên thực MỤC LỤC Chương Giới thiệu đề tài PHÂN CÔNG NHIỆM VỤ Đỗ Tiến Thành - Nghiên cứu đề tài liên quan Đề xuất mô hình tổng quan lõi IP điều khiển nhớ SDRAM Tìm hiểu nội dung lý thuyết tổng quan chuẩn giao tiếp AMBA AHB Bus Tìm hiểu hoạt động SDRAM thông qua Datasheet chip SDR-SDRAM hãng Micron - Thiết kế khối giao tiếp nhớ SDR-SDRAM với xử lí theo chuẩn giao tiếp - AHB Bus Vẽ specification Viết chương trình dùng ngôn ngữ Verilog HDL Viết testbench chạy mô để kiểm tra sửa lỗi thiết kế Thực việc dùng tool tổng hợp thiết kế, phân tích định thời thiết kế vật lý lõi IP Trang Chương Giới thiệu đề tài Cao Thanh Đàm - Nghiên cứu đề tài liên quan Đề xuất mô hình tổng quan lõi IP điều khiển nhớ SDRAM Tìm hiểu nội dung lý thuyết tổng quan tập lệnh SDRAM Tìm hiểu hoạt động SDRAM thông qua Datasheet chip SDR-SDRAM - hãng Micron Thiết kế khối thực lệnh điều khiển SDR-SDRAM Vẽ specification Viết chương trình dùng ngôn ngữ Verilog HDL Viết testbench chạy mô để kiểm tra sửa lỗi thiết kế Thực việc xác minh tối ưu hóa thiết kế Layout thiết kế DANH MỤC TỪ VIẾT TẮT SDR Single Data Rate RAM Ramdom Access Memory SRAM Static RAM DRAM Dynamic RAM SDRAM Synchronous Dynamic RAM DDR2 SDRAM Double Data Rate SDRAM DDR3 SDRAM Double Data Rate III Synchronous Dynamic RAM SoC System on Chip AHB Advanced High-performance Bus FIFO First In First Out CMOS EEPROM EPROM IC PC ROM Complementary metal–oxide–semiconductor Electrically Erasable Programmable Read Only Memory Erasable Programmable Read Only Memory Integrated Circuit Personal Computer Read Only Memory ASIC Application Specific Integrated Circuit DC Design Compiler PT Prime Time Trang Chương Giới thiệu đề tài ICC IC Compiler AMBA Advanced Microcontroller Bus Architecture IP Intellectual property SDRC SDRAM Controller FSM Finite State Machine MUX Multiplexer FF Flip-flop LỜI MỞ ĐẦU Ngày nay, toàn hệ thống máy tính chip vi xử lí sử dụng RAM làm nhớ RAM phận quan trọng định đến tốc độ làm việc hệ thống làm tăng hiệu suất hệ thống SDR-SDRAM nhớ phổ biến chip vi điều khiển hay chip SoC, phần cứng hỗ trợ điều khiển nhớ người sử dụng phải viết code nhiều thông qua chân điều khiển việc làm không đơn giản Nếu có phần cứng hỗ trợ, lõi IP điều khiển SDR-SDRAM tích hợp vào hệ thống SoC người sử dụng cần cấu hình theo ý muốn sau đọc, ghi liệu lõi IP tự động khởi động SDRAM, phát lệnh cần thiết SDRSDRAM để giám sát hoạt động đảm bảo SDR-SDRAM hoạt động bình thường Trong nội dung đồ án tốt nghiệp, nhóm thực việc “thiết kế lõi IP điều khiển nhớ SDR-SDRAM” với đặc điểm sau: • Tương thích với bus AMBA AHB giao tiếp với chip vi điều khiển ARM • Cấu hình trước tham số định thời (tCL, tRC, tRCD, tRP, tMRD, tRRD, tRFC, tRAS, tWR) trước hoạt động • Hỗ trợ hầu hết loại burst AHB (ngoại trừ WRAP16): SINGLE, INCR, WRAP4, INCR4, WRAP8, INCR8, and INCR16 • Nhận lệnh Load Mode Register (LMR) để lập trình lại nhớ SDRAM thời gian vận hành • Độ rộng bus địa (địa bank, địa hàng - row địa cột – column) độ rộng bus liệu DQ cấu hình trước tổng hợp • Có FIFO hỗ trợ việc đọc/ghi địa liệu Trang Chương Giới thiệu đề tài Nhằm mục đích làm rõ nội dung liên quan đến đề tài mục tiêu đề tài, phạm vi đề tài, hướng phát triển, phần lý thuyết liên quan đến đề tài, với sơ đồ khối thiết kế, chương trình lõi IP, đồ án nhóm trình bày bao gồm chương sau: Chương 1: Giới thiệu đề tài Chương 2: Lý thuyết tổng quan Chương 3: Thiết kế phân tích khối chức Chương 4: Xác minh tối ưu hóa thiết kế Chương 5: Tổng hợp phân tích thiết kế vật lý Chương 6: Kết luận hướng phát triển đề tài Xuất phát từ nhu cầu thực tế cần thiết phải xây dựng lõi IP điều khiển nhớ SDRAM cấu hình thông số trước điều khiển hoạt động SDRAM, nhóm tiến hành tìm hiểu lý thuyết liên quan tới đề tài nghiên cứu Datasheet chip SDR-SDRAM 512Mb hãng Micron, thảo luận thống phương án thiết kế cuối Tiếp theo đó, nhóm thiết kế sơ đồ khối tổng quát sơ đồ khối chi tiết lõi IP, xây dựng máy trạng thái, viết chương trình Verilog HDL mô tả toàn thiết kế Bước cuối cùng, nhóm kết nối khối lõi IP lại, viết testbench kiểm tra kết phần mềm Modelsim hãng Altera điều khiển SDR-SDRAM thông qua việc sử dụng Model MT48LC64M8A2 (16Meg x x Banks) hãng Micron, đối chiếu so sánh với yêu cầu đặt ban đầu với đề tài thực trước đó, đánh giá hoạt động lõi IP dựa kết thu Sau kiểm tra chức năng, nhóm sử dụng tool Design Compiler, Prime Time, IC compiler hãng Synopsys để kiểm tra, ràng buộc chặt chẽ timing, sau xuất file GDSII để gửi tới nhà máy để sản xuất sản phẩm ứng dụng vào thực tế Nhờ hướng dẫn tận tình thầy Võ Tuấn Minh, nỗ lực khắc phục khó khăn phát sinh suốt trình thực đồ án, nhóm hoàn thành mục tiêu “thiết kế lõi IP điều khiển nhớ SDR-SDRAM” thực chức giám sát điều khiển hoạt động SDR-SDRAM CHƯƠNG 1.1 GIỚI THIỆU VỀ ĐỀ TÀI Giới thiệu chương Trang Chương Giới thiệu đề tài Lõi IP điều khiển nhớ SDR-SDRAM giúp người sử dụng tích hợp vào hệ thống SoC, để giám sát điều khiển hoạt động truy xuất đọc/ghi SDR-SDRAM Để thiết kế thực thành công lõi IP cần phải trải qua nhiểu giai đoạn từ việc hình thành ý tưởng, tìm hiểu lý thuyết liên quan đến việc xây dựng sơ đồ khối, viết code verilog, viết testbench kiểm tra chức năng, đến việc tổng hợp, phân tích timing chạy layout Phần đầu chương trình bày ý tưởng hình thành nên đề tài Những ý tưởng làm tảng để thiết lập mục tiêu mà đề tài cần đạt Tiếp theo đó, nội dung chương đề cập đến phạm vi đề tài phương pháp nghiên cứu Cuối phần kết luận chương 1.2 Đặt vấn đề Ngày nay, toàn hệ thống máy tính chip vi xử lí sử dụng RAM làm nhớ RAM phận quan trọng định đến tốc độ làm việc hệ thống làm tăng hiệu suất hệ thống SDR-SDRAM nhớ phổ biến chip vi điều khiển hay chip SoC, phần cứng hỗ trợ điều khiển nhớ người sử dụng phải viết code nhiều thông qua chân điều khiển việc làm không đơn giản Nếu có phần cứng hỗ trợ, lõi IP điều khiển SDR-SDRAM tích hợp vào hệ thống SoC người sử dụng cần cấu hình theo ý muốn sau đọc, ghi liệu lõi IP tự động khởi động SDRAM, phát lệnh cần thiết SDRSDRAM để giám sát hoạt động đảm bảo SDR-SDRAM hoạt động bình thường 1.3 Mục tiêu đề tài Từ ý tưởng ban đầu, dựa vào kiến thức học, nhóm tiến hành tìm hiểu lý thuyết liên quan sau bắt tay vào thiết kế thực công đoạn Mục tiêu đề tài thiết kế lõi IP, thực chức giám sát điều khiển nhớ SDR-SDRAM Bên cạnh đó, thực việc tổng hợp, kiểm tra, phân tích định thời, xếp nối dây tự động để đưa layout cuối cùng, đưa đến nhà máy sản xuất sản phẩm thực tế Tối ưu hóa diện tích, timing công suất thiết kế Lõi IP hoạt động với tần số xung clock hệ thống 100 Mhz, trình tổng hợp dùng thư viện công nghệ 90 nm Trang Chương Giới thiệu đề tài 1.4 Phạm vi đề tài Trong nội dung đồ án tốt nghiệp, nhóm thực việc thiết kế lõi IP điều khiển nhớ SDR-SDRAM, từ công đoạn phân tích, đưa ý tưởng, đến việc xây dựng sơ đồ khối, viết code, viết testbench, tổng hợp phân tích tool DC, PT cuối chạy layout tool ICC 1.5 Phương pháp luận Quá trình thực đồ án tốt nghiệp nhóm trải qua nhiều giai đoạn khác nhau, ứng với giai đoạn cần đưa phương pháp nghiên cứu phù hợp - để công việc giải nhanh hiệu Trong giai đoạn đầu đồ án, nhóm tìm hiểu đề tài có liên quan, đưa - ý tưởng ban đầu Trong giai đoạn tiếp theo, nhóm tiến hành tìm hiểu nội dung lý thuyết liên quan Việc tìm hiểu đề tài liên quan đến nội dung đồ án quan trọng giúp bước đầu xây dựng sơ đồ khối tổng quát lựa chọn giải - pháp thiết kế phù hợp với đề tài Sau xây dựng thành công sơ đồ khối tổng quát, vào thiết kế - khối sơ đồ Để đánh giá hoạt động lõi IP, nhóm nhóm kết nối khối điều khiển lại, viết testbench kiểm tra kết phần mềm Modelsim hãng Altera điều khiển SDR-SDRAM thông qua việc sử dụng Model MT48LC64M8A2 (16Meg x x Banks) hãng Micron, đối chiếu so sánh với yêu cầu đặt ban đầu, đánh giá hoạt động lõi IP dựa kết thu Sau kiểm tra chức năng, nhóm sử dụng tool Design Compiler, Prime Time, IC compiler hãng Synopsys để kiểm tra, ràng buộc chặt chẽ timing, sau xuất file GDSII để gửi tới nhà máy để sản xuất sản phẩm ứng dụng vào thực tế 1.5.1 Mô hình đề xuất Trang Chương Giới thiệu đề tài Hình 1.1 Mô hình đề xuất Cấu trúc lõi IP điều khiển SDR-SDRAM gồm khối chức chính: - AHB WRAPPER: Khối xử lý giao tiếp với AHB Bus Khối chứa FIFO phục vụ lưu địa lưu liệu cho trình ghi/đọc liệu từ SDR-SDRAM: o Write address FIFO: có độ sâu 16 tầng (stage), để lưu địa ghi vào SDR-SDRAM o Write burt control FIFO: có độ sâu 16 tầng, để lưu thông tin burst gồm: burst type (3 bit), first beat (1 bit), last beat (1 bit) o Write data FIFO: có độ sâu 16 tầng, để lưu liệu ghi vào SDR-SDRAM o Read data FIFO: có độ sâu 16 tầng, để lưu liệu đọc từ SDR-SDRAM - mà AHB Master bận SDRC CORE CONTROLLER: Khối điều khiển giao tiếp trực tiếp với SDRSDRAM Khối nhận tín hiệu từ khối AHB WRAPPER, bên khối bao gồm khối nhỏ: o INITIALZATION: thực việc khởi động SDR-SDRAM o AUTO REFRESH: thực việc làm tươi SDR-SDRAM theo chu kỳ o COMMAND CONTROLLER: Máy trạng thái tạo lệnh điều khiển 1.6 truy xuất đọc/ghi SDR-SDRAM Kết luận chương Trang Chương Giới thiệu đề tài Từ ý tưởng thiết kế ban đầu đến hoàn thành thiết kế trình dài bao gồm nhiều giai đoạn khác nhau, giai đoạn yêu cầu phương pháp nghiên cứu riêng Nội dung chương mang tính định hướng, làm tảng để chương sau sâu vào nghiên cứu vấn đề cụ thể liên quan đến đề tài Trang Chương CHƯƠNG 2.1 Lý thuyết tổng quan LÝ THUYẾT TỔNG QUAN Giới thiệu chương Từ sơ đồ khối tổng quan đề xuất, nhóm tìm hiểu nội dung lý thuyết liên quan - Tìm hiểu nhớ RAM, cách phân loại phân biệt loại RAM Tìm hiểu chuẩn giao tiếp AHB Bus giao tiếp với chip vi điều khiển ARM Tìm hiểu cấu trúc bên SDR-SDRAM tập lệnh hoạt động - SDR-SDRAM dựa vào Datasheet hãng Micron Tìm hiểu hoạt động cồng logic sử dụng thiết kế Việc tìm hiểu lý thuyết quan trọng phải hiểu rõ cấu trúc cách thức hoạt động nhớ SDR-SDRAM, từ thiết kế điều khiển cho phù hợp với hoạt động SDR-SDRAM 2.2 2.2.1 2.2.1.1 Các khái niệm liên quan đến nhớ Bộ nhớ RAM Giới thiệu RAM RAM (viết tắt từ Random Access Memory) loại nhớ máy tính RAM gọi nhớ truy xuất ngẫu nhiên có đặc tính: thời gian thực thao tác đọc ghi ô nhớ nhau, cho dù vị trí nhớ Mỗi ô nhớ RAM có địa Thông thường, ô nhớ byte (8 bit); nhiên hệ thống lại đọc hay ghi vào nhiều byte (2, 4, byte) Bởi chip RAM đọc hay ghi liệu nên thuật ngữ RAM hiểu nhớ đọc-ghi (read/write memory), trái ngược với nhớ đọc ROM (read-only memory) RAM thông thường sử dụng cho nhớ (main memory) máy tính để lưu trữ thông tin thay đổi, thông tin sử dụng hành Cũng có thiết bị sử dụng vài loại RAM thiết bị lưu trữ thứ cấp (secondary storage) Thông tin lưu RAM tạm thời, chúng mất nguồn điện cung cấp Trang 10 Chương Xác minh tối ưu hóa thiết kế Hình 4.15 Giản đồ timing trình đọc WRAP4, auto precharge 4.4.3 Kiểm tra lỗi Các trường hợp lỗi xảy ra: - Truyền địa không nằm khoảng cho phép - Đọc kiểu WRAP16 (SDRAM không hỗ trợ) - Kích thước burst byte Ta tiến hành kiểm tra trường hợp Trang 75 Chương Xác minh tối ưu hóa thiết kế Hình 4.16 Quá trình ghi xảy truyền địa sai Khi gặp trường hợp này, SDRC phản hồi lại cho AHB Master biết việc gán hresp = ERROR (01) AHB Master hủy pha liệu tại, liệu không truyền Tương tự với trường hợp truyền sai hsize != 000 hburst == 3’b110 (WRAP16) 4.4.4 Kiểm tra trường hợp khác - Kiểm tra Auto_refresh self_refresh - Auto refresh SDRC trạng thái rỗi (IDLE, POWER_DOWN) Khi đếm ref_counter đạt đến giá trị đặt trước 0x302, tín hiệu yêu cầu ref tích cực lên 1, SDRC chuyển từ trạng thái POWER_DOWN (13) sang trạng thái selfrefresh (khi cmd_clk_en mức thấp) sau thứ tự chuyển qua EXIT_SELF_REFRESH, AUTO_REFRESH, AUTO_REFRESH_WAIT chuyền ILDE_S Hình 4.17 Quá trình refresh SDRC trạng thái rỗi - Auto-refresh SDRC bận (trong trình đọc/ghi) Trang 76 Chương Xác minh tối ưu hóa thiết kế Để đảm bảo an toàn cho liệu, ta tích cực tín hiệu yêu cầu refresh trước khoảng thời gian định mức 30 chu kỳ (750 so với 781) Hình 4.18 Quá trình refresh SDRC trạng thái bận Tín hiệu ref_req tích cực từ thời điểm 18000ns ref_counter trì giá trị 0x302 đến trình ghi kết thúc (18160ns), lúc SDRC thực tình refresh 4.5 Kết luận chương Trong chương này, nhóm trình bày vấn đề liên quan đến việc kiểm tra tối ưu hóa thiết kế: bao gồm thiết kế khối AHB Master model sử dụng SDRAM model mt48lc64m8a2 Micron để quan sát trình điều khiển việc khởi động, ghi, đọc, refresh… khối SDRC Đối với khối AHB Master model: thực chức liên quan đến việc truyền/nhận liệu, tự động tạo liệu, địa dựa vào thông tin cho trước từ đầu vào tín hiệu phản hồi từ AHB slave tạo điều kiện cho trình kiểm tra thuận tiện Trang 77 Chương Xác minh tối ưu hóa thiết kế Testbench: Thực 35 testcase kiểm tra tất trường hợp xảy trình hoạt động SDRAM tất số cho kết với thiết kế Trang 78 Chương CHƯƠNG 5.1 Tổng hợp phân tích thiết kế vật lý TỔNG HỢP PHÂN TÍCH VÀ THIẾT KẾ VẬT LÝ Giới thiệu chương Sau xác minh kiểm tra chức khối thiết kế Trong chương này, nhóm thực việc tổng hợp, tối ưu Timing, diện tích, phân tích định thời, chạy layout để xếp nối dây tự động nhờ sử dụng tool DC, PT, ICC hãng Synopsys 5.2 Tổng hợp thiết kế Dùng tool Design Compiler (DC) để tổng hợp, mục tiêu việc tổng hợp thiết kế là: - Tối ưu diện tích: giảm số lượng cell, số ghi, số cổng logic… Tối ưu Timing: tối ưu tần số xung clock, tăng tốc độ làm việc hệ thống Đầu vào / đầu luồng tổng hợp thiết kế dùng tool DC: Hình 5.1 Đầu vào / luồng tổng hợp DC [7] Đầu vào DC: gồm file verilog, Vhdl; file constraint ràng buộc timing; file scripts để thực thi Đầu DC: file báo cáo thông báo lỗi, file định dạng liệu thiết kế, file netlist chứa cổng thư viện sau tổng hợp Luồng thực tổng hợp DC: Trang 79 Chương Tổng hợp phân tích thiết kế vật lý Hình 5.2 Luồng thực tổng hợp DC [7] Đầu tiên, đưa file đầu vào DC nói vào, sau xây dựng môi trường tổng hợp, chạy file scripts để compile (tổng hợp) xuất file định dạng thiết kế đầu DC Ràng buộc timing file contraints: Hình 5.3 Ràng buộc timing Kết sau tổng hợp DC thiết kế: Trang 80 Chương Tổng hợp phân tích thiết kế vật lý  Báo cáo tất vi phạm Hình 5.4 Kết báo cáo tất vi phạm Thiết kế bị vi phạm  Báo cáo timing Hình 5.5 Kết báo cáo timing Kết cho thấy tất nhóm hclk, combo, inputs, outputs có slack số dương, chứng tỏ thiết kế không bị vi phạm timing  Báo cáo diện tích: Trang 81 Chương Tổng hợp phân tích thiết kế vật lý Hình 5.6 Báo cáo diện tích 5.3 Phân tích định thời Sau tổng hợp DC xong, dùng tool Prime Time (PT) để phân tích thời gian, độ tin cậy tool PT cao nhất, dùng để phân tích trước sau chạy layout Đầu vào / phân tích PT: Hình 5.7 Đầu vào / phân tích PT [7] Đầu vào PT: gồm file gate netlist từ đầu DC, file thư viện công nghệ, file định dạng delay chuẩn (SDF), file ràng buộc timing, file phân tích nhiễu kí sinh Đầu PT: file báo cáo timing, file ràng buộc timing, phân tích nhiễu kí sinh, file delay chuẩn (SDF), file đưa qua tool ICC để chạy layout Luồng phân tích định thời tool PT: Trang 82 Chương Tổng hợp phân tích thiết kế vật lý Hình 5.8 Luồng phân tích định thời PT [7] Sau tổng hợp DC, file gate netlist file contraints đưa vào Pt để phân tích định thời Sau chạy layout xong, file thiết kế đưa vào PT để phân tích; với file thư viện công nghệ, timing models… để đưa báo cáo ràng buộc chặt chẽ timing, đảm bảo không bị vi phạm Kết sau phân tích thiết kế: - Báo cáo phân tích độ bao phủ thiết kế: Hình 5.9 Báo cáo độ bao phủ thiết kế Như kết thiết kế không bị vi phạm, độ bao phủ 94% cao, đạt - yêu cầu (>90%) Báo cáo timing: Trang 83 Chương Tổng hợp phân tích thiết kế vật lý Hình 5.10 Báo cáo timing sử dụng PT Kết báo cáo slack có giá trị dương nên thiết kế không bị vi phạm timing 5.4 Thiết kế vật lý Sau phân tích định thời, dùng tool IC Compiler (ICC) để xếp nối dây tự động Đầu vào / tool ICC: Hình 5.11 Đầu vào / tool ICC [7] Đầu vào ICC: gồm file netlist đầu PT, file thư viện cell, thư viện công nghệ Đầu ICC: file verilog, file định dạng nhiễu kí sinh, file GDSII để đưa đến nhà máy sản xuất Luồng thiết kế sử dụng tool ICC: Trang 84 Chương Tổng hợp phân tích thiết kế vật lý Invoke ICC Data Preparation Ploor planning Power planning Placement Clock Tree Synthesis Routing Finishing Results (.v, GDS, spef) Hình 5.12 Luồng thiết kế tool ICC [7] - Data preparation: chuẩn bị thư viện thiết kế, đưa netlist, thư viện công nghệ vào Floorplanning: thiết lập kích thước thiết kế, xếp vị trí khối Power planning: tạo đường nối nguồn nối với mass Placement: xếp tự động khối, cell cho tối ưu diện tích, công suất Clock Tree Synthesis: tổng hợp clock, cân đường clock thiết kế - để tránh vi phạm timing Routing: nối dây tự động đường, đảm bảo không vi phạm timing Finishing: hoàn thành layout Results: kết xuất file định dạng để kiểm tra sau layout file GDSII để đưa đến nhà máy sản xuất Kết chạy layout thiết kế sử dụng tool ICC: Trang 85 Chương Tổng hợp phân tích thiết kế vật lý Hình 5.13 Kết chạy layout tool ICC Report : design Trang 86 Chương Tổng hợp phân tích thiết kế vật lý -physical Design : sdr_top Library Name: Cell Name: Target Libraries : Link Libraries : sdr_top.mw sdr_top.CEL;1 saed90nm_typ_ht.db * saed90nm_typ_ht.db MW Ref Libraries : /root/pro_dn/90EDU/library/saed90nm_dv Design Statistics: Number of Module Cells: 2380 Number of Pins: 14727 Number of IO Pins: 117 Number of Nets: 2504 Average Pins Per Net (Signal): 3.72062 Chip Utilization: Total Std Cell Area: 38451.92 Core Size: width 277.12, height 276.48; area 76618.14 Chip Size: width 325.12, height 324.48; area 105494.94 Std cells utilization: 50.19% Cell/Core Ratio: 50.19% Cell/Chip Ratio: 36.45% Number of Cell Rows: 96 Hình 5.14 Các thông số lõi IP sau layout Internal Switching Leakage Total Power Group Power Power Power Power ( %) Attrs clock_network 1.700e-05 0.0000 0.0000 1.700e-05 ( 2.54%) i register -6.794e-07 4.309e-06 3.332e-04 3.368e-04 (50.33%) combinational 1.473e-05 6.373e-06 2.902e-04 3.113e-04 (46.52%) sequential -1.752e-07 1.993e-10 4.224e-06 4.049e-06 (0.61%) memory 0.0000 0.0000 0.0000 0.0000 (0.00%) io_pad 0.0000 0.0000 0.0000 0.0000 (0.00%) black_box 0.0000 0.0000 0.0000 0.0000 (0.00%) Net Switching Power = 1.068e-05 (1.60%) Cell Internal Power = 3.088e-05 (4.61%) Cell Leakage Power = 6.277e-04 (93.79%) Total Power = 6.692e-04 (100.00%) Hình 5.15 Các thông số công suất Trang 87 Chương 5.5 Tổng hợp phân tích thiết kế vật lý Kết luận chương Thiết kế kiểm tra, phân tích ràng buộc chặt chẽ timing diện tích Các kết báo cáo sở để kiểm chứng tính đắn độ tin cậy thiết kế, đảm bảo thiết kế không bị vi phạm timing, tối ưu hóa diện tích công suất Chi tiết kết đạt được: - Sử dụng công nghệ 90nm Tần số hoạt động: 125Mhz (T = 8ns), slack: 0.058ns Diện tích core: 76618.14 µm2 (rộng: 277.12 µm , dài 276.48 µm) Diện tích chip: 105494.94 µm2 (rộng: 325.12µm , dài 324.48µm) Công suất chip: 6.692e-04 W Điện áp hoạt động: 1.32V Sử dụng lớp metal: từ metal đến metal Tài liệu tham khảo: [7] Victor Grimblatt R&D Group Director, Digital IC Design, 2012 Trang 88 Chương CHƯƠNG 6.1 Kết luận hướng phát triển đề tài KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI Giới thiệu chương Nội dung chương trình bày kết đạt sau chạy testbench mô để kiểm tra chức khối thiết kế Đối chiếu kết so với mục tiêu ban đầu để kết luận đưa hướng phát triển đề tài tương lai 6.2 Kết luận Lõi IP điều khiển nhớ SDR-SDRAM thực chức giám sát điều khiển hoạt động SDR-SDRAM Thiết kế đáp ứng mục tiêu ban đầu đặt điều khiển việc truy xuất đọc/ghi SDR-SDRAM đáp ứng tần số hoạt động 100 Mhz, thực việc tổng hợp với thư viện công nghệ 90 nm, phân tích, kiểm tra timing, tối ưu thiết kế chạy layout để đưa đến nhà máy sản xuất Mặc dù vậy, lõi IP cần có hướng phát triển tương lai để đáp ứng nhu cầu ngày cao hệ thống 6.3 Hướng phát triển đề tài Tuy thiết kế đáp ứng đầy đủ yêu cầu đặt ban đầu lĩnh vực mẻ tiếp tục phát triển, nên thiết kế cần có hướng phát triển tương lai sau: - Tích hợp thêm chuẩn giao tiếp với khối điểu khiển như: Uart, I2C… Tích hợp lõi IP điều khiển vào hệ thống SoC cụ thể Thiết kế lõi IP điều khiển loại nhớ đại sử dụng rộng rãi như: DDR- SDRAM, DDR2-SDRAM, DDR3-SDRAM… 6.4 Kết luận chương Lõi IP điều khiển nhớ “SDR-SDRAM” đáp ứng đầy đủ yêu cầu kỹ thuật đặt Lõi IP thực chức truy xuất đọc/ghi nhớ SDRSDRAM, giám sát hoạt động SDR-SDRAM, khả ứng dụng rộng rãi vào thực tế Trang 89 [...]... kết nối với APB bởi cầu nối o Bus truyền dữ liệu ngoại vi tối ưu (APB - Advanced Peripheral Bus): bus truyền ngoại vi này có công suất thấp, tốc độ thấp và đơn giản 2.2.3.3 2.3.1 Bộ nhớ SDR- SDRAM Hiểu về bộ nhớ SDR- SDRAM SDR- SDRAM (viết tắt của từ Single Data Rate Synchronous Dynamic Random Access Memory): bộ nhớ động truy cập ngẫu nhiên đồng bộ đơn tốc độ Hình 2.7 Các chip SDR- SDRAM trên 1 thanh SDRAM. .. cùng vận tốc với clock speed của memory chip o DDR SDRAM (Double Data Rate SDRAM) , thường được gọi tắt là "DDR" Có 184 chân DDR SDRAM là cải tiến của bộ nhớ SDR với tốc độ truyền tải gấp đôi SDR nhờ vào việc truyền tải hai lần trong một chu kỳ bộ nhớ Đã được thay thế bởi DDR2 Hình 2.4 Hoạt động của SDR và DDR SDRAM [1] o DDR2 SDRAM (Double Data Rate 2 SDRAM) , Thường được gọi tắt là "DDR2" Là thế hệ thứ... tươi bộ nhớ sau khoảng thời gian 2μs Việc làm tươi được thực hiện với tất cả các ô nhớ trong bộ nhớ Công việc này được thực hiện tự động bởi một vi mạch bộ nhớ 2.2.1.4 Các loại DRAM Trang 12 Chương 2 Lý thuyết tổng quan SDRAM (Viết tắt từ Synchronous Dynamic RAM) được gọi là DRAM đồng bộ SDRAM gồm 4 phân loại: SDR, DDR, DDR2 và DDR3 o SDR SDRAM (Single Data Rate SDRAM) , thường được gọi tắt là "SDR" ... 2.2.1.2 Đặc trưng Bộ nhớ RAM có 4 đặc trưng sau: - Dung lượng bộ nhớ: tổng số byte của bộ nhớ (nếu tính theo byte) hoặc là tổng số bit - trong bộ nhớ nếu tính theo bit Tổ chức bộ nhớ: số ô nhớ và số bit cho mỗi ô nhớ Thời gian thâm nhập: thời gian từ lúc đưa ra địa chỉ của ô nhớ đến lúc đọc được nội dung của ô nhớ đó - Chu kỳ bộ nhớ: thời gian giữa hai lần liên tiếp thâm nhập bộ nhớ 2.2.1.3 Phân loại... xem Datasheet hay 1 mô tả về SDR- SDRAM, dung lượng bộ nhớ thường được biểu diễn kiểu: 32 Meg x 4 x 4 banks theo thứ tự từ trái qua phải là: số lượng ô nhớ trong 1 bank, số bit trong 1 ô nhớ, số bank Như ví dụ trên thì SDR- SDRAM này có 4 bank, mỗi bank có 32Mega ô nhớ, mỗi ô nhớ có 4 bit Vậy dung lượng của bộ nhớ này là 32M x 4bit x 4bank = 512 Mbit Vị trí của 1 ô nhớ của SDR- SDRAM được xác định bởi 3... khối đó (nếu có) và ý nghĩa các trạng thái đó 3.2 Luồng thiết kế ASIC trong thiết kế vi mạch Để có thể bắt tay vào thiết kế, đầu tiên phải hiểu và nắm được luồng thiết kế ASIC trong thiết kế vi mạch 3.2.1 Giới thiệu luồng thiết kế ASIC Thiết kế ASIC dựa vào một luồng thiết kế sử dụng ngôn ngữ mô tả phần cứng Verilog HDL và VHDL Trong luồng này, thiết kế mạch logic dùng Verilog hoặc VHDL Sau đó mô phỏng... layout Sau khi kiểm tra xong bước này, thiết kế được gửi đi đến nhà máy để làm mẫu thử (tapout) và sản xuất ra chip thực tế Trang 29 Chương 3 3.3 3.3.1 Thiết kế và phân tích các khối chức năng Phân tích chi tiết về các khối trong thiết kế Sơ đồ tín hiệu giao tiếp của khối SDR- SDRAM CONTROLLER Các tín hiệu giao tiếp của khối như sau: H ình 3.2 Tín hiệu giao tiếp khối SDR- SDRAM CONTROLLER Ý nghĩa các tín hiệu... phần thiết kế và phân tích các khối chức năng trong mạch Nhóm chúng tôi sẽ trình bày về: - Luồng thiết kế ASIC trong thiết kế vi mạch Sơ đồ khối tổng quan và các tín hiệu giao tiếp của thiết kế Sơ đồ chi tiết các khối chức năng trong thiết kế Trong mỗi khối chức năng, nhóm chúng tôi sẽ trình bày về chức năng của khối đó, sơ đồ tín hiệu vào/ra, bảng mô tả ý nghĩa các tín hiệu, máy trạng thái của khối. .. dữ liệu như hình 2.11 o Op mode: Hai bit chỉ chế độ xử lí của SDRAM Trang 19 Chương 2 Lý thuyết tổng quan Bảng 2.2 Thứ tự truy xuất địa chỉ của SDR- SDRAM [5] Hình 2.11 Minh họa đối với CL = 2 và CL = 3 [5] Trang 20 Chương 2 Lý thuyết tổng quan Mã lệnh điều khiển SDRAM là tổ hợp giá trị của 3 tín hiệu RAS#, CAS#, WE# các lệnh điều khiển SDR- SDRAM được mô tả trong hình 2.20 Trong đó: o Cột ngoài bên trái... mưc thấp thì lệnh Self-Refresh Hình 2.12 Các lệnh điều khiển SDR- SDRAM [5] 2.3.2 2.3.2.1 Các lệnh điều khiển SDR- SDRAM Lệnh INHIBIT Khi CS# ở mức cao Lệnh này ngăn không cho SDRAM thực hiện bất cứ lệnh nào khác dù có CLK và CLKE 2.3.2.2 Lệnh NOP (NO OPERATION) Khi CS# ở mức thấp, lệnh này phát trong khoảng thời gian chờ (wait) hoặc rảnh (idle) để tránh SDRAM nhận nhầm lệnh không mong muốn 2.3.2.3 Lệnh