ĐỀ THI VÀ ĐÁP ÁN MÔN KỸ THUẬT SỐ

Điểm ĐỀ THI HK (2011 – 2012) Môn: Kỹ thuật số Chữ kí giám thị Thời gian: 110 phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) HỌ TÊN: ……………………………………… MSSV: ………………… NHÓM: ……… SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ TRANG Câu (3,0 điểm) Cho mạch logic hình vẽ Mux21 Mux21 X2 D0 Y D0 D1 D1 S S Y D 10 F X1 X0 a Xác định biểu thức hàm F theo X2, X1, X0 (1,0 điểm) b Thiết kế hàm F cộng bán phần (Half-Adder HA) (1,0 điểm) c Thiết kế hàm F IC74138 cổng AND ngõ vào (1,0 điểm) Câu (2,0 điểm) Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset Clear tích cực logic (tích cực thấp), thiết kế đếm song song (bộ đếm đồng bộ) bit QAQBQC (QC LSB) có giản đồ trạng thái hình vẽ Vẽ thêm mạch reset với trạng thái đầu 111 QAQBQC 111 100 010 110 001 Câu (2,5 điểm) Hệ gồm ngõ vào X ngõ Z có mạch logic hình vẽ Z D1 X CK D0 CK CLK a Xác định giản đồ trạng thái hệ (1,5 điểm) Q1 Q1 Q0 Q0 b Hãy chuyển lại mạch D-FF PLA (1,0 điểm) Câu (1,0 điểm) Thành lập bảng chuyển trạng thái giản đồ trạng thái hệ kiểu MOORE có ngõ vào X1X0 (biểu diễn giá trị X số nhị phân bit) ngõ Z Ngõ Z ngõ vào có gía trị X lớn giá trị trước Ví dụ: X1X0 = 00, 10, 01, 01, 11, 00, 00, 10, 11, 00, … Z = 0, 1, 0, 0, 1, 0, 0, 1, 1, 0, Chú ý: - Trạng thái reset coi trạng thái có giá trị vào X1X0 = 00 ngõ Z = - Trạng thái reset đặt tên S0, trạng thái S1, S2, … HỌÏ TÊN: …………………………………………………………………………… MSSV: ……………… … …… NHÓM: ……… Câu (1,0 điểm) Viết mã VHDL (sử dụng lệnh IF) mô tả mạch logic theo sơ đồ câu Câu Câu tự chọn (Sinh viên chọn câu a câu b) (1,0 điểm) a Cho mạch tổ hợp mô tả mã VHDL: LIBRARY ieee; USE iee.std_logic_1164.all; ENTITY Cau_6 IS PORT ( w: IN STD_LOGIC_VECTOR(1 DOWNTO 0); E: IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR (0 TO 3); END Cau_6; ARCHITECTURE A OF Cau_6 IS SIGNAL EW: STD_LOGIC_VECTOR (2 DOWNTO 0); BEGIN EW