ĐỀ THI VÀ ĐÁP ÁN MÔN KỸ THUẬT SỐ

Xác định giản đồ trạng thái của hệ 1,5 điểm... Ngõ ra Z chỉ bằng 1 khi ngõ vào có gía trị X lớn hơn giá trị của nó trước đó... Cho mạch tổ hợp được mô tả bằng mã VHDL: Hãy cho biết chức

1

Câu 1 (3,0 điểm)

Cho mạch logic như hình vẽ

a Xác định biểu thức của hàm F theo X2, X1, X0 (1,0 điểm)

b Thiết kế hàm F chỉ bằng các bộ cộng bán phần (Half-Adder HA) (1,0 điểm)

Điểm

SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CĨ 7 TRANG

ĐỀ THI HK 1 (2011 – 2012) Mơn: Kỹ thuật số Thời gian: 110 phút (SINH VIÊN KHƠNG ĐƯỢC SỬ DỤNG TÀI LIỆU)

c Thiết kế hàm F chỉ bằng IC74138 và các cổng AND 2 ngõ vào (1,0 điểm)

Câu 2 (2,0 điểm)

Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset và Clear tích cực logic

0 (tích cực thấp), thiết kế bộ đếm song song (bộ đếm đồng bộ) 3 bit QAQBQC (Q C là LSB) có giản

đồ trạng thái như hình vẽ Vẽ thêm mạch reset với trạng thái đầu là 111

3

Câu 3 (2,5 điểm)

Hệ tuần tự gồm 1 ngõ vào X và 1 ngõ ra Z có mạch logic như hình vẽ

a Xác định giản đồ trạng thái của hệ (1,5 điểm)

b Hãy chuyển lại mạch trên bằng D-FF và PLA (1,0 điểm)

Câu 4 (1,0 điểm)

Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE có 2

ngõ vào X1X0 (biểu diễn giá trị X là số nhị phân 2 bit) và 1 ngõ ra Z Ngõ ra Z chỉ bằng 1 khi ngõ vào có gía trị X lớn hơn giá trị của nó trước đó

Ví dụ: X1X0 = 00, 10, 01, 01, 11, 00, 00, 10, 11, 00, …

Z = 0, 1, 0, 0, 1, 0, 0, 1, 1, 0, Chú ý:

- Trạng thái reset coi như là trạng thái có giá trị vào X1X0 = 00 và ngõ ra Z = 0

- Trạng thái reset đặt tên là S0, các trạng thái tiếp theo là S1, S2, …

5

Câu 5 (1,0 điểm)

Viết mã VHDL (sử dụng lệnh IF) mơ tả mạch logic theo sơ đồ ở câu 1

HỌÏ TÊN: ……… MSSV: ……… … …… NHÓM: ………

Câu 6 Câu tự chọn (Sinh viên chọn câu a hoặc câu b) (1,0 điểm)

a Cho mạch tổ hợp được mô tả bằng mã VHDL:

Hãy cho biết chức năng của mạch này và ý nghĩa của các ngõ vào/ngõ ra Giải thích ngắn gọn

7

b Cho máy trạng thái được mô tả bằng mã VHDL:

Hãy vẽ giản đồ trạng thái của máy trạng thái này

Duyệt của BM Điện Tử

Câu 1 (2,5 điểm)

Cho mạch logic như hình vẽ

a Xác định biểu thức của hàm F theo X2, X1, X0 (0,5 điểm)

b Thiết kế hàm F chỉ bằng các bộ cộng bán phần (Half-Adder HA) (1,0 điểm)

2

c Thiết kế hàm F chỉ bằng IC74138 và các cổng AND 2 ngõ vào (1,0 điểm)

F (X2, X1, X0) = (X0  X1  X2)’ = (0, 3, 5, 6) = (1,2,4,7)

Câu 2 (2,0 điểm)

Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset và Clear tích cực logic 0

(tích cực thấp), thiết kế bộ đếm song song (bộ đếm đồng bộ) 3 bit QAQBQC có giản đồ trạng thái như hình vẽ Vẽ thêm mạch khởi động trạng thái đầu là QA Q B Q C =110 (Các trạng thái không có

trong vòng đếm thì có trạng thái kế tiếp là tùy định)

B A(lsb)

G1 G2A G2B

X2 X1 X0

Câu 3 (2,5 điểm)

Hệ tuần tự gồm 1 ngõ vào X và 1 ngõ ra Z có mạch logic như hình vẽ

a Xác định giản đồ trạng thái của hệ (1,5 điểm)

Ví dụ: X1X0 = 00, 10, 01, 01, 11, 00, 00, 10, 11, 00, …

Z = 0, 1, 0, 0, 1, 0, 0, 1, 1, 0, Chú ý:

- Trạng thái reset coi như là trạng thái có giá trị vào X1X0 = 00 và ngõ ra Z = 0

- Trạng thái reset đặt tên là S0, các trạng thái tiếp theo là S1, S2, …

TTHT TTKT OUT

(00) S0 (01) S1 (10) S2 (11) S3 (01) S4 (10) S5 (11) S6

6

Câu 6 Câu tự chọn (Sinh viên chọn câu a hoặc câu b) (1,0 điểm)

a Cho mạch tổ hợp được mô tả bằng mã VHDL:

Hãy cho biết chức năng của mạch này và ý nghĩa của các ngõ vào/ngõ ra Giải thích ngắn gọn

b Cho máy trạng thái được mô tả bằng mã VHDL:

Hãy vẽ giản đồ trạng thái của máy trạng thái này

Duyệt của BM Điện Tử

1/1 X/Z = 0/0

Câu 2 (3,0 điểm)

a Sử dụng T-FF (kích cạnh lên) và PLA, thiết kế hệ tuần tự (gồm 1 ngõ vào X và 1 ngõ

ra Z) có giản đồ trạng thái như hình vẽ

b Hoàn tất giản đồ định thì (giản đồ xung) của hệ tuần tự

3

Câu 3 (1,0 điểm)

Cho Flip-flop như hình vẽ:

a Xác định phương trình đặc tính của Flip-flop: Q +

b Với ngõ vào X1 = 0 và X2 = 1 thì Flip-flop có tính chất gì? Giải thích ngắn gọn

Câu 4 (1,0 điểm)

Một hệ tuần tự kiểu Moore có một ngõ vào X và một ngõ ra Z Ngõ ra Z là 1 khi và chỉ khi ngõ vào X nhận được 2 bit liên tiếp khác nhau Hãy trình bày cách thiết lập bảng chuyển thái và rút gọn bảng trạng thái

Z <= not Q(2) and Q(1) and not Q(0);

U0: T_FF port map (‘1’, CLK, Z, ‘0’, Q(0));

U1: T_FF port map (‘1’, Q(0), Z, ‘0’, Q(1));

U2: T_FF port map (‘1’, Q(1), Z, ‘0’, Q(2));

5

b Viết mã VHDL mô tả hoạt động hàm F (Sử dụng mô tả cấu trúc với component

NAND2 – với x, y là 2 ngõ vào và z là ngõ ra)

Câu 7 (1,0 điểm)

Viết mã VHDL mô tả mạch tổ hợp: có A, B là ngõ vào 8 bit và S là ngõ vào 2 bit Mạch

có ngõ ra F cũng 8 bit Mạch có hoạt động như sau:

2

Câu 2 (3,0 điểm)

a Cho hệ tuần tự (gồm 1 ngõ vào X và 1 ngõ ra Z) có giản đồ trạng thái như hình vẽ

Thiết kế hệ trên bằng T-FF (kích cạnh lên) và PLA (vẽ sơ đồ kết nối PLA với Flipflop

Câu 3 (1,0 điểm) Cho Flip-flop như hình vẽ:

a Xác định phương trình đặc tính của Flip-flop: Q +

b Với ngõ vào X1 = 0 và X2 = 1 thì Flip-flop có tính chất gì? Giải thích ngắn gọn

(0) S1 (1) S2 (1) S3 (0) S4

S1 S2 S1 S3 S4 S2 S4 S2 S1 S3

Z <= not Q(2) and Q(1) and not Q(0);

u0: T_FF port map (ONE, CLK, Z, ZERO, Q(0));

u1: T_FF port map (ONE, Q(0), Z, ZERO, Q(1));

u2: T_FF port map (ONE, Q(1), Z, ZERO, Q(2));

A

B

F C1

Đây là bộ đếm nối tiếp có chức năng đếm xuống

Z = Q2 Q1 Q0 nên khi Q2Q1Q0 = 010 thì bộ đếm reset về trạng thái ban đầu là 111

=> Vậy dãy đếm của bộ đếm Q2Q1Q0= 111, 110, 101, 100, 011, 111, 110,

b Sử dụng mô tả cấu trúc với component NAND2 cho trước (với x, y là 2 ngõ vào và z

là ngõ ra), viết tiếp đoạn mã VHDL mô tả hoạt động hàm F:

Câu 7 (1,0 điểm)

Viết đoạn mã VHDL (chỉ viết từ ENTITY) mô tả mạch tổ hợp: có A, B là ngõ vào 8 bit

và S là ngõ vào 2 bit Mạch có ngõ ra F cũng 8 bit Mạch có hoạt động như sau:

- S = 00 thì F là NOT của A

- S = 01 thì F là AND giữa A và B

- S = 10 thì F là OR giữa A và B

- S = 11 thì F là XOR giữa A và B

Yêu cầu: khai báo các ngõ vào và ngõ ra đều là vector và sử dụng lệnh CASE để mô tả

Chú ý: các phép toán logic đều được sử dụng trên toán hạng là vector

u1: NAND2 port map (A, A, C1); u2: NAND2 port map (C1, B, C2); u3: NAND2 port map (B, B, C3); u4: NAND2 port map (C3, A, C4); u5: NAND2 port map (C2, c4, F); end THI;

(0,5d)

case S is when “00” => F <= not A;