Tối ưu hoá trong thiết kế bộ xử lý số song song

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - LUẬN VĂN THẠC SĨ KHOA HỌC TỐI ƯU HÓA TRONG THIẾT KẾ BỘ XỬ LÝ SỐ SONG SONG NGÀNH: XỬ LÝ THÔNG TIN VÀ TRUYỀN THÔNG MÃ SỐ: NGUYỄN ĐỨC TIẾN Người hướng dẫn khoa học: TS NGUYỄN KIM KHÁNH HÀ NỘI 2008 Luận văn thạc sỹ Mở đầu Lời cảm ơn Tôi xin gửi lời chân thành cảm ơn tiến sĩ Nguyễn Kim Khánh Thầy người giúp lựa chọn luận văn phù hợp hữu ích, vạch bước luận văn Trong trình thực luận án, phát sinh nhiều khó khăn gợi ý, bảo thầy, vấn đề giải Cảm ơn quan tâm, giúp đỡ, hướng dẫn tận tình thầy xuyên suốt trình nghiên cứu xây dựng luận án, đưa luận án tới thành công Tôi xin gửi lời cảm ơn sâu sắc tới Trung tâm Đào tạo sau đại học toàn thể thầy cô giáo, người tậm tâm giảng dạy, lắng nghe, truyền đạt kiến thức quý báu cho Trong thời gian học tập trường đại học Bách Khoa Hà Nội, tập thể lớp cao học Xử lý thông tin 2005-2007 đoàn kết, gắn bó, giúp đỡ lẫn Xin cảm ơn tới tất anh chị em khuyến khích, trợ giúp, đóng góp kinh nghiệm quý báu cho Tôi xin cảm ơn tới tất bạn bè, người thân giúp đỡ động viên hỗ trợ lớn lao, giúp đỡ hoàn thành luận văn Học viên lớp cao học Xử lý thông tin – Khoá 2005-2007 Nguyễn Đức Tiến Đề tài “Tối ưu hóa thiết kế xử lý số song song” ii Luận văn thạc sỹ Mở đầu Mục lục Danh mục bảng viii Danh mục bảng viii Bảng kí hiệu viết tắt ix TỔNG QUAN ĐỀ TÀI 10 CƠ SỞ LÝ THUYẾT 12 2.1 Giới thiệu kiến trúc máy tính cao cấp công nghệ xử lý song song 12 2.1.1 Bốn kỷ nguyên computing 13 2.1.2 Kỷ nguyên ‘Batch’ 13 2.1.3 Kỷ nguyên ‘Chia sẻ thời gian’ 13 2.1.4 Kỷ nguyên ‘Máy tính bàn’ 14 2.1.5 Kỷ nguyên ‘Mạng’ 15 2.1.6 Xu hướng 15 2.2 Nguyên tắc phân loại kiến trúc máy tỉnh FLYNN 16 2.3 Kiến trúc SIMD 19 2.4 Kiến trúc MIMD 21 2.5 2.4.1 Tổ chức kiến trúc nhớ chia sẻ 23 2.4.2 Tổ chức kiến trúc nhớ phân tán 24 Mạng tương kết 26 2.5.1 Chế độ hoạt động 26 2.5.2 Cơ chế điều khiển 27 2.5.3 Kỹ thuật chuyển mạch 27 2.5.4 Tôpô 27 PHÂN TÍCH HỆ THỐNG .32 3.1 Nguyên tắc phân loại mạng tương kết .33 3.2 Mạng tương kết động dựa bus 33 3.2.1 Hệ thống đơn bus 33 3.2.2 Hệ thống đa bus 34 Đề tài “Tối ưu hóa thiết kế xử lý số song song” iii Luận văn thạc sỹ 3.2.3 3.3 3.4 3.5 3.6 3.7 3.8 Mở đầu Đồng hóa bus 37 Mạng tương kết động dựa chuyển mạch .38 3.3.1 Mạng crossbar 38 3.3.2 Mạng đơn tầng 40 3.3.3 Mạng đa tầng 43 3.3.4 Các trở ngại mạng tương kết đa tầng 47 Mạng tương kết tĩnh 50 3.4.1 Mạng kết nối đầy đủ 50 3.4.2 Mạng kết nối giới hạn 51 3.4.3 Mạng cube 53 3.4.4 Mạng Mesh 54 3.4.5 Mạng k-ary n-Cube 56 Phân tích hiệu 57 3.5.1 Mạng động 57 3.5.2 Mạng tĩnh 60 Mô hình tính toán 62 3.6.1 Mô hình khoảng thời gian 62 3.6.2 Mô hình tính toán song song với đoạn 64 Các luật chi phối kiến trúc song song 66 3.7.1 Luật Grosch 66 3.7.2 Luật Amdahl 66 3.7.3 Luật Gustafson-Barsis 68 Hiệu mạng tương kết .69 3.8.1 Băng thông mạng Crossbar 70 3.8.2 Băng thông mạng đa bus 72 3.8.3 Băng thông mạng đa tầng 73 3.9 Khả mở rộng kiến trúc song song 75 3.10 Chuẩn đo hiệu 79 PHÁT TRIỂN ỨNG DỤNG 86 4.1 Các thành phần mini MIMD .86 4.2 Kiến trúc mini MIMD 86 Đề tài “Tối ưu hóa thiết kế xử lý số song song” iv Luận văn thạc sỹ 4.3 4.4 Mở đầu Đặc điểm mini MIMD .87 4.3.1 Xử lý tranh chấp nhớ 88 4.3.2 Phân xử lệnh 89 Cài đặt thiết kế 91 ĐÁNH GIÁ KẾT QUẢ 93 KẾT LUẬN 96 PHỤ LỤC 97 7.1 Mô hình chip PTBDC8x 97 7.2 Pipeplining PTBDC8x .97 7.3 Hệ thống mini MIMD 98 7.4 Phân xử lệnh mini MIMD .99 7.5 Mã nguồn VHDL mạng tương kết 100 7.6 Hệ thống đơn xử lý 102 7.7 Tập lệnh PTBDC8x 103 7.8 Chương trình chạy thử nghiệm 104 TÀI LIỆU THAM KHẢO 106 Đề tài “Tối ưu hóa thiết kế xử lý số song song” v Luận văn thạc sỹ Mở đầu Danh mục hình Hình 2-1: Kiến trúc SISD 16 Hình 2-2: Kiến trúc SIMD 17 Hình 2-3: Kiến trúc MIMD .17 Hình 2-4: Phân loại kiến trúc vô hướng mảng .17 Hình 2-5: Kiến trúc SIMD 19 Hình 2-6: Hai mô hình kiến trúc SIMD 20 Hình 2-7: Hai mô hình kiến trúc MIMD 21 Hình 2-8: Sự kết hợp mô hình DSM 22 Hình 2-9: Phân loại mạng tương kết 26 Hình 2-10: Mạng tương kết nhớ chia sẻ 28 Hình 2-11: Hệ thống đơn bus đa bus 28 Hình 2-12: Một số mạng tĩnh thông dụng .29 Hình 2-13: Một số mạng động thông dụng .30 Hình 3-1: Phân loại mạng tương kết dựa topo 33 Hình 3-2: Mạng tương kết động đơn bus 34 Hình 3-3: Một số mô hình mạng đa bus 36 Hình 3-4: Kỹ thuật bus handshaking .38 Hình 3-5: Mạng crossbar x 39 Hình 3-6: Các cách cấu hình chuyển mạch x 40 Hình 3-7: Mạng cube với N = 41 Hình 3-8: Mạng PM2I với N = 42 Hình 3-9: Mạng tương kết đa tầng 44 Hình 3-10: Qui tắc chuyển mạch địa đích 44 Hình 3-11: Mạng Shuffle-Exchange (SEN) kích thước x 45 Hình 3-12: Mạng Banyan x .46 Đề tài “Tối ưu hóa thiết kế xử lý số song song” vi Luận văn thạc sỹ Mở đầu Hình 3-13: Mạng Omega N = 47 Hình 3-14: Mạng Benes x 48 Hình 3-15: Mạng Clos ba tầng 49 Hình 3-16: Mạng kết nối đầy đủ với N = .51 Hình 3-17: Mạng tĩnh kết nối giới hạn 52 Hình 3-18: Khối chiều 54 Hình 3-19: Mạng Mesh x x 55 Hình 3-20: Mạng k-ary n-cube 56 Hình 3-21: Mạng crossbar x với điểm lỗi 58 Hình 3-22: Hệ thống mạng đa bus 59 Hình 3-23: Ví dụ đoạn chương trình 64 Hình 3-24: Đồ thị Grosch biểu diễn quan hệ Năng suất - Chi phí 66 Hình 3-25: Băng thông mạng Crossbar x .70 Hình 3-26: Hệ thống đa bus 72 Hình 27: Đo hiệu Dhrystone (chỉ số MIPS) Whetstone (MFLOPS) SiSoft Sandra .79 Hình 28: Đo hiệu Intel Pentium 520 theo SPEC2000 85 Hình 29: Sơ đồ khối hệ thống mini MIMD .86 Hình 30: Kiến trúc hệ thống mini MIMD 87 Hình 31: Giới hạn đa truy xuất nhớ chia sẻ 88 Hình 32: Ưu điểm cách phân địa chẵn lẻ 89 Hình 33: Nguyên lý khối điều khiển mini MIMD 90 Hình 34: Minh họa chương trình dịch BDC_Compiler 92 Đề tài “Tối ưu hóa thiết kế xử lý số song song” vii Luận văn thạc sỹ Mở đầu Danh mục bảng Bảng 1: Bốn kỷ nguyên Computing 14 Bảng 2: So sánh hiệu số mạng động 29 Bảng 3: So sánh hiệu số mạng tĩnh 31 Bảng 4: Đặc trưng số hệ thống đơn bus thương mại 34 Bảng 5: Đặc tính số hệ thống đa bus 35 Bảng 6: Số lần giả lập chuyển đổi kiểu mạng 43 Bảng 7: So sánh hiệu số mạng động 60 Bảng 8: So sánh hiệu số mạng tĩnh 62 Bảng 9: Ví dụ đặc tính topo số mạng tĩnh 69 Bảng 10: Đặc tính topo số mạng tĩnh 69 Bảng 11: Hiệu số mạng động .71 Bảng 12: Khoảng cách từ node 0000 tới node khác 74 Bảng 13: Hiệu số mạng tĩnh .74 Bảng 14: Hệ số tăng tốc tương ứng với giá trị m n 76 Bảng 15: Hiệu tương ứng với giá trị m n 76 Bảng 16: Chương trình đo số nguyên CINT92 80 Bảng 17: Chương trình đo số dấu phẩy động CFP92 .80 Bảng 18: SPEC92 so sánh thời gian thực hệ thống 82 Bảng 19: Ví dụ kết đo theo chuẩn SPEC95 83 Bảng 20: Hệ thống chuẩn số nguyên CPU200 84 Bảng 21: Hệ` thống chuẩn số dấu phẩy động CPU200 84 Bảng 22: Kết chạy chương trình mini MIMD 93 Đề tài “Tối ưu hóa thiết kế xử lý số song song” viii Luận văn thạc sỹ Mở đầu Bảng kí hiệu viết tắt CCNs : Completely Connected Networks COMA : Cache Only Memory Architecture CU : Control Unit DSM : Distributed Shared Memory IN : Interconnection Network ISC : Inter-Stage Connection LAN : Local Area Network LCNs : Limited Connection Networks MBCBMC : Multiple Bus with Class-Based Memory Connection MBFBMC : Multiple Bus with Full Bus-Memory Connection MBPBMC : Multiple Bus with Partial Bus Memory Connection MBSBMC : Multiple Bus with Single Bus Memory Connection MIMD : Multiple Instruction Multiple Data MINs : Multistage Interconnection Networks MISD : Multiple Instruction Single Data NUMA : NonUniform Memory Access SEN : Shuffle-Exchange Network DFS : Design For Scalability SIMD : Single Instruction Multiple Data SISD : Single Instruction Single Data SMP : Symmetric MultiProcessor UMA : Uniform Memory Access WAN : Wide Area Network Đề tài “Tối ưu hóa thiết kế xử lý số song song” ix Luận văn thạc sỹ Nguyễn Đức Tiến TỔNG QUAN ĐỀ TÀI Các siêu máy tính đơn xử lý đạt tốc độ hiệu mạnh mẽ, đáng kinh ngạc đạt tới giới hạn mặt phần cứng, mặt vật lý công nghệ sản xuất Điều đóng lại xu đơn xử lý đòi hỏi phải có kỹ thuật tiên tiến khác thay để nâng cao khả tính toán hệ thống xử lý Hiện nay, giới, xử lý tiến tiến, hệ thống tính toán tích hợp, phức tạp có tốc độ cao áp dụng kỹ thuật xử lý song song, coi kỹ thuật tiên tiến, khả thi, có tính mở cao Có thể thấy, phát triển mạnh mẽ hệ xử lý Dual-Core, Quad-Core, hệ thống đa xử lý Digital AlphaStation, Sun Sparc cho thấy khả ứng dụng vượt trội kỹ thuật xử lý song song Nắm bắt xu hướng phát triển xử lý, đề tài trình bày nghiên cứu kiến trúc máy tính nâng cao với kỹ thuật xử lý song song sử dụng nhiều đơn vị xử lý nhằm mục đích “Tối ưu hóa thiết kế xử lý số song song” Đề tài chia làm phần bao gồm: sở lý thuyết, phân tích hệ thống, phát triển ứng dụng, kết luận đánh giá Phần Cơ sở lý thuyết trình bày kiến trúc máy tính cao cấp, cách phân loại kiến trúc máy tính, thành phần vai trò chúng hệ thống số xử lý song song Phần Phân tích hệ thống mô tả chi tiết kiến trúc hệ thống đa xử lý, giải pháp thiết kế khác cho mạng tương kết xử lý, đánh giá ưu nhược điểm mạng Tiếp theo, đề tài trình bày công thức đánh giá so sánh hiệu năng, băng thông mạng tương kết Sau đó, giới hạn ràng buộc kiến trúc song song thể dạng định luật, thể mối liên hệ thông số hệ số tăng tốc, chi phí, số xử lý, kích thước toán… Khả mở rộng phương pháp đánh giá khả mở rộng hệ thống song song Cuối cùng, đề tài giới thiệu số chuẩn đo hiệu phổ biến Phần Phát triển ứng dụng trình bày thiết kế hệ thống mini MIMD gồm xử lý PTBDC8x nhớ chia sẻ, sử dụng mạng tương kết đa bus Bộ xử lý PTBDC8x nói riêng hệ thống mini MIMD xây dựng ngôn ngữ VHDL Hệ thống mini MIMD xử lý đơn chạy giả lập độc lập với chương trình phần mềm, cho phép đánh giá tốc độ so sánh hiệu Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 10/106 Luận văn thạc sỹ Nguyễn Đức Tiến Hình 34: Minh họa chương trình dịch BDC_Compiler Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 92/106 Luận văn thạc sỹ Nguyễn Đức Tiến ĐÁNH GIÁ KẾT QUẢ Hệ thống mini MIMD thiết kế minh hoạ số kỹ thuật xử lý song song, sở kế thừa phát triển chip PTBDC8x Hệ thống sử dụng chip PTBDC8x, hai module nhớ 128 byte làm nhớ liệu, hai module phát triển gồm mạng tương kết IN khối điều khiển CU Chương trình Đơn xử lý miniMIMD Hệ số tăng tốc Loop5.asm (Gồm vòng lặp độc lập, vòng lặp lệnh) 10 (T) (T) 1,43 Loop10.asm (Gồm vòng lặp độc lập, vòng lặp 10 lệnh) 20 (T) 15 (T) 1.33 Loop20.asm (Gồm vòng lặp độc lập, vòng lặp 20 lệnh) 40 (T) 30(T) 1.33 Loop10.asm (Gồm vòng lặp độc lập, vòng lặp 10 lệnh, thiết lập địa song song tức thì) 20 (T) 10 (T) parallel1.asm (Gồm 27 lệnh) 27 (T) 21(T) 1.28 parallel2.asm (Gồm đoạn 16 lệnh, thiết lập địa song song tức thì) 16 (T) (T) Bảng 22: Kết chạy chương trình mini MIMD Trong trình xây dựng hệ thống, lý thuyết ứng dụng triển khai vào thiết kế, đồng thời rút số kinh nghiệm nhận xét có giá trị Một số lý thuyết kiểm nghiệm tính toán thực tế gồm : + Mô hình MIMD + Mạng tương kết động + Mạng tương kết đa bus + Hệ thống nhớ chia sẻ + Hệ số tăng tốc + Trở ngại blocking mạng tương kết + Băng thông mạng đa bus Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 93/106 Luận văn thạc sỹ Nguyễn Đức Tiến + Tính mở rộng hệ thống Băng thông mạng đa bus xử lý, module nhớ : (2 + + 2)/(2 + + 1) = 6/4 = 1.5 Hệ thống miniMIMD chip đơn PTBDC chạy chương trình phần mềm Điều góp phần chứng minh tính mở hệ thống khả triển khai thực tế Khi xây dựng lý thuyết trên, số phát sinh gặp phải cần có giải pháp khắc phục, tác giả đề xuất giải vấn đề sau Vấn đề “Nút thắt truy cập nhớ chia sẻ” Hệ thống nhớ chia sẻ bao gồm nhiều nhớ mà đó, xử lý truy cập sử dụng nhớ Trong thực tế, điều dễ dàng đáp ứng phân cho nhớ phân vùng khác không gian địa nhớ Để thực phân chia, mạng tương kết việc phân tích số bit địa để điểu khiển dồn kênh phân kênh định hướng truy xuất số liệu vào nhớ Tuy nhiên, hệ thống thực xử lý song song xử lý thực song song việc truy xuất nhớ phải thực song song Điều giải phân xác xuất truy cập nhớ thành phần để tránh tải vào nhớ Giải pháp thực mini MIMD sử dụng module nhớ, module chứa địa chẵn module chứa địa lẻ Điều giúp cho mảng số liệu lớn phân lên hai module nhớ Không vậy, biến đơn lẻ phân lên hai module nhớ mà không cần phải lệ thuộc vào chương trình dịch Phát biểu cách tổng quát : “Bộ nhớ chia sẻ nên phân chia không gian địa lên module nhớ theo bit thấp” Kết nhớ chia sẻ tăng khả đa truy xuất Một hệ thống gồm n module nhớ có xác phục vụ n yêu cầu truy xuất nhớ lúc cao Vấn đề “Hạn chế xử lý sử dụng không gian địa riêng ghi riêng” Khi phần mềm sử dụng ô nhớ riêng, lệnh có khả bị lệ thuộc nội dung ô nhớ Chẳng hạn, lệnh cộng với cờ nhớ, lệnh nhảy dựa vào cờ, lệnh thay đổi ghi điều khiển… Nếu trình thay đổi không gian địa chia sẻ xử lý truy cập việc thay đổi không gian địa riêng ghi riêng xảy phạm vi xử lý, xử lý khác tới Các xử lý lại tiếp tục thực phần công việc phía sau Điều làm tăng tính phần mềm làm hệ thống giảm khả xử lý song song Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 94/106 Luận văn thạc sỹ Nguyễn Đức Tiến Vấn đề “Tăng hiệu hệ thống song song chương trình dịch cách viết phần mềm” Khả phân tích lệnh khối điều khiển hệ thống có giới hạn, đó, tự thân phần mềm dịch bố trí lệnh cách hợp lý hệ thống tăng hiệu xử lý song song Vấn đề “Chủ động xác định địa lệnh thực song song vớ cho xử lý dựa ứng dụng đa nhiệm” Hiện nay, hệ điều hành đại cho phép xây dựng chạy ứng dụng đa nhiệm Trên hệ thống đa xử lý, kết hợp với hệ phần mềm đa nhiệm đạt hiệu lớn Thực tế là, nhiệm vụ tương đối độc lập với Trong trường hợp với hệ thống mini MIMD, hệ thống phần mềm xác định hai phần mềm song song khác nhau, xác định địa phần mềm, gán tức địa lên hai xử lý hệ thống Hệ thống đạt hệ số tăng tốc gần tuyến tính Bên cạnh mặt đạt được, hạn chế định thời gian, kinh nghiệm, thiết bị, luận văn số thiếu sót, hạn chế : • Hệ thống chạy giả lập, chưa chạy bo mạch phát triển thực • Khối điều khiển CU giới hạn điều khiển nhớ chương trình xử lý, không thực điều khiển vào qua cổng, qua ngắt… • Khối điều khiển CU thực phần Hệ thống gặp phải rủi ro - hazard - chưa xử lý xử lý lệnh rẽ nhánh, xử lý ngắt… Tóm lại, qui mô hệ thống ứng dụng mini MIMD tương đối nhỏ, hệ số tăng tốc thấp nhiều hạn chế, nhiên nhìn chung, hệ thống mang đầy đủ tính chất, đặc điểm hệ đa xử lý song song khẳng định cải thiện hiệu tính toán so với hệ thống đơn xử lý Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 95/106 Luận văn thạc sỹ Nguyễn Đức Tiến KẾT LUẬN Hiện nay, hệ thống số xử lý song song ngày phát triển mạnh mẽ phần tất yếu hệ thống số tiên tiến, đại, hệ thống qui mô lớn mà xuất với phương tiện cá nhân Việc nghiên cứu tối ưu hóa thiết kế xử lý song song yêu cầu thiết thực, nhằm nâng cao tận dụng triệt để khả xử lý qui mô lớn Luận văn “Tối ưu hóa thiết kế xử lý số song song” thực phù hợp với xu phát triển hệ xử lý giới Tối ưu hóa hệ xử lý tính tuyệt đối mà thể nhiều góc cạnh khác thời gian, chi phí, độ an toàn… Đề tài mô tả tham số, định luật, công thức tính toán hiệu năng, chi phí tối ưu hóa tham số trường hợp Ngoài ra, phạm vi nghiên cứu ứng dụng đề tài, hệ thống đa xử lý song song mini MIMD xây dựng nhằm mục đích triển khai phần nhỏ nghiên cứu lý thuyết vào thực tiễn, để xác định minh họa giá trị thực mà hệ thống song song mang lại Tuy hệ thống mini MIMD đơn giản mang đầy đủ đặc điểm hệ thống xử lý song song thu số kết quan trọng: - Gồm hai xử lý đồng PTBDC8x - Gồm hai nhớ chia sẻ - Sử dụng mô hình mạng tương kết động đa bus với phân xử bus, hạn chế blocking - Khối điều khiển chung để phân xử lệnh điều khiển đồng bộ xử lý - Có tính mở rộng: thay phần mềm, (phần mềm vừa chạy hệ thống đơn xử lý, vừa chạy hệ thống đa xử lý mà dịch lại Bên cạnh đó, trình xây dựng hệ thống minh họa, có nhiều vấn đề kỹ thuật chi tiết phát sinh, đòi hỏi phải có giải pháp khắc phục Các giải pháp kết đáng ý, sử dụng làm cở sở thực tiễn cho việc xây dựng hệ thống xử lý mạnh Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 96/106 Luận văn thạc sỹ Nguyễn Đức Tiến PHỤ LỤC 7.1 Mô hình chip PTBDC8x 7.2 Pipeplining PTBDC8x Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 97/106 Luận văn thạc sỹ Nguyễn Đức Tiến 7.3 H th ng mini MIMD Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 98/106 Luận văn thạc sỹ Nguyễn Đức Tiến 7.4 Phân x l nh mini MIMD Đề tài “Tối ưu hóa thiết kế xử lý số song song” tr 99/106 Luận văn thạc sỹ Nguyễn Đức Tiến 7.5 Mã ngu n VHDL c a m ng tương k t entity interconnection_network is port( MDin1 : in STD_LOGIC_VECTOR(7 downto 0); MDin0 : in STD_LOGIC_VECTOR(7 downto 0); PDin0 : in STD_LOGIC_VECTOR(7 downto 0); nPWE0 : in STD_LOGIC; PA0 : in STD_LOGIC_VECTOR(7 downto 0); nPRD0 : in STD_LOGIC; PDin1 : in STD_LOGIC_VECTOR(7 downto 0); nPRD1 : in STD_LOGIC; nPWE1 : in STD_LOGIC; PA1 : in STD_LOGIC_VECTOR(7 downto 0); MDout1 : out STD_LOGIC_VECTOR(7 downto 0); MA1 : out STD_LOGIC_VECTOR(7 downto 0); nMWE1 : out STD_LOGIC; MDout0 : out STD_LOGIC_VECTOR(7 downto 0); MA0 : out STD_LOGIC_VECTOR(7 downto 0); nMWE0 : out STD_LOGIC; PDout0 : out STD_LOGIC_VECTOR(7 downto 0); PDout1 : out STD_LOGIC_VECTOR(7 downto 0); Block0: out STD_LOGIC; Block1: out STD_LOGIC ); end interconnection_network; }} End of automatically maintained section architecture Interconnection_Network of Interconnection_Network is signal MBusy0:Std_Logic; Memory Busy: = neu bo nho free / = neu da bi BXL chiem signal MBusy1:Std_Logic; signal MBP0:Std_Logic; neu bi BXL chiem signal MBP1:Std_Logic; Memory Belongs to Processor = neu chi BXL0 chiem / = signal PRequest0:Std_Logic; neu BXL yeu cau bo nho signal PRequest1:Std_Logic; Processor Request: = neu BXL khong yeu cau bo nho / Phai ket hop voi MBusy, la` gia tri chi tiet cua MBusy = signal PBlock0:Std_Logic; Processor Block: = neu BXL hoat dong binh thuong / = neu BXL bi tam dung chu ki signal PBlock1:Std_Logic; Phai ket hop voi PRequest, la gia tri chi tiet cua PRequest begin - Xac dinh bo xu ly nao yeu cau bo nho PRequest -PRequest0