Nghiên cứu thiết kế bộ PLL số và ứng dụng

MỤC LỤC LỜI CAM ĐOAN DANH MỤC CHỮ VIẾT TẮT .4 DANH MỤC HÌNH VẼ ĐỒ THỊ MỞ ĐẦU Chương 1: TỔNG QUAN 10 1.1 Khái quát vô tuyến số 10 1.1.1 Giới thiệu tổng quan .10 1.1.2 Các kiến trúc thiết bị vô tuyến số 11 1.1.2.1 Cấu trúc vô tuyến số đổi tần tực tiếp (Zero-IF) 11 1.1.2.2 Cấu trúc vô tuyến số sử dụng tần số trung tần 11 1.2 Tổng quan PLL DPLL 12 1.2.1 Tổng quan PLL 12 1.2.2 Tổng quan DPLL .14 1.2.2.1 Tách sóng pha (PD) 14 1.2.2.2 Lọc vòng 16 1.2.2.3 Bộ dao động điều khiển số 17 1.2.2.4 Bộ loc FIR 18 1.3 Kết luận chương 18 Chương 2: THIẾT KẾ DPLL .20 2.1 Điều chế giải điều chế QPSK 20 2.1.1 Tổng quan điều chế giải điều chế QPSK 20 2.1.2 Điều chế QPSK 24 2.1.3 Giải điều chế QPSK 27 2.1.4 Quan hệ pha 28 2.1.5 Đồng 29 2.1.6 Mã hóa vi sai 30 2.2 Thiết kế DPLL .33 2.2.1 Lựa chọn công cụ thiết kế .34 2.2.2 Thiết kế NCO .36 2.2.3 Thiết kế mô đun trộn tín hiệu 38 2.2.4 Thiết kế lọc 41 2.2.4.1 Thiết kế lọc FIR 41 2.2.4.2 Thiết kế lọc CIC 44 2.3 Kết luận chương 46 Chương 3: KẾT QUẢ THIẾT KẾ 47 3.1 Kết tổng hợp thiết kế phần mềm 47 3.2 Các kết đo đạc kiểm tra bo mạch phần cứng .49 3.2.1 Tín hiệu điều chế QPSK .49 3.2.2 Giải điều chế QPSK 50 3.2.3 Kết thiết kế khôi phục liệu định thời 52 3.2.4 Kết thiết kế kiểm tra bo mạch 57 3.3 Kết luận chương 59 KẾT LUẬN VÀ HƯỚNG NGHIÊN CỨU TIẾP THEO .60 TÀI LIỆU THAM KHẢO .61 LỜI CAM ĐOAN Tôi cam đoan công trình nghiên cứu riêng Các số liệu, kết quả, nghiên cứu luận văn trung thực chưa công bố công trình khác Tác giả Luận văn Hồ Huy Quang DANH MỤC CHỮ VIẾT TẮT Chữ viết tắt ADC ALE ASIC CIC DAC DDC DDS DPLL DSP DUC FPGA HF QAM LO MPSK PLL PD QPSK NCO FIR THTS RF SDR Tiếng Anh Analog to Digital Conversion Automatic Link Establishment Application Specific Integrated Circuit Cascaded Integrator-Comb Digital to Analog Conversion Digital Down Converters Direct Digital Synthesis Digital Phase Locked Loop Digital Signal Processor Digital Up Converters Field Programmable Gate Arry High Frequency Quadrature Amplitude Modultion Local Oscillator Multilevel Phase Shift Keying Phase Locked Loop Phase Detector Quadrature Phase Shift Keying Numerically Controler Oscillator Finite Impulse Response Radio Frequency Software Defined Radio VCO Voltage Controlled Oscillator VHF Very High Frequency Tiếng Việt Chuyển đổi tương tự/số Thiết lập kênh truyền tự động Mạch tích hợp chuyên dụng Bộ lọc tích phân-răng lược nối tầng Chuyển đổi số/tương tự Chuyển đổi xuống số Tổng hợp tần số trực tiếp Vòng lặp khóa pha số Xử lý tín hiệu số Chuyển đổi lên số Mảng cổng lập trình Tần số cao Điều chế biên độ cầu phương Bộ dao động nội Điều chế pha nhiều mức Vòng lặp khóa pha Bộ tách sóng pha Điều chế pha cầu phương Bộ dao động điều khiển số Đáp ứng xung hữu hạn Tổ hợp tần số Tần số vô tuyến Vô tuyến cấu hình mềm Bộ dao động điều khiển điện áp Tần số cực cao DANH MỤC HÌNH VẼ ĐỒ THỊ STT 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 Chương Trang Hình 1.1: Sự chuyển phổ tín hiệu không sử dụng tần số trung tần 10 Hình 1.2: Cấu trúc vô tuyến số đổi tần tực tiếp(Zero-IF) 11 Hình 1.3: Cấu trúc vô tuyến số sử dụng tần số trung tần 12 Hình 1.4: Sơ đồ khối chung THTS dùng vòng khóa pha PLL 12 Hình 1.5: Sơ đồ khối DPLL 14 Hình 1.6: Sơ đồ khối tách sóng pha 15 Hình 1.7: Giải thuật nhân Booth 15 Hình 1.8: Bộ lọc vòng bậc 16 Hình 1.9: Bộ dao động điều khiển số 17 Hình 1.10: Lấy mẫu chu kỳ sin 18 Hình 1.11: Sơ đồ khối lọc FIR 18 Chương Hình 2.1: Sơ đồ khối điều chế cầu phương 20 Hình 2.2: Các dạng tín hiệu phổ chúng 21 Hình 2.3: Constellation 8-PSK 23 Hình 2.4: Sơ đồ điều chế MPSK 24 Hình 2.5: Cấu trúc điều chế I/Q 25 Hình 2.6: Tín hiệu QPSK không lọc 26 Hình 2.7: Tín hiệu QPSK có lọc 26 Hình 2.8: Sơ đồ khối giải điều chế 27 Hình 2.9: Quan hệ pha QPSK 28 Hình 2.10: Tạo tín hiệu chuẩn phía giải điều chế QAM 30 Hình 2.11: Sơ đồ khối mã giải mã vi sai 31 Hình 2.12: Dạng sóng mã hóa giải mã vi sai 32 Hình 2.13: Sơ đồ khôi phục sóng mang COSTAS cho QPSK 33 Hình 2.14: Sơ đồ khối giải điều chế QPSK 34 Hình 2.15: Cấu trúc DDS cầu phương 36 Hình 2.16: Mô tính toán bảng Lookup cho DDS 36 Matlab Hình 2.17: Dạng tín hiệu mô dao động chuẩn phần 37 mềm System Generator Hình 2.18: Phổ tần số sóng mang 10,24 MHz thu máy phân tích 38 phổ Hình 2.19: Tín hiệu hình sin 1,8 kHz thu máy sóng 38 31 31 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 Hình 2.20: Kết mô Matlab trộn tín hiệu có dấu Hình 2.21:Mô System Generator trộn tín hiệu KHz 1,8 KHz Hình 2.22: Sơ đồ thực kiểm tra trộn tín hiệu Hình 2.23: Kết thực tế trộn tín hiệu KHz 1,8 KHz Hình 2.24: Phổ tín hiệu sau trộn tín hiệu 10,24 MHz KHz Hình 2.25: Cấu trúc thực lọc FIR Hình 2.26: Đặc tuyến lọc FIR thông thấp tần số cắt 2.4 KHz Hình 2.27: Sơ đồ thực kiểm tra lọc FIR lọc thấp tần 2,4 KHz Hình 2.28: Tín hiệu tần số 0,5 KHz quan sát máy sóng sau qua lọc thấp tần 2,4 KHz Hình 2.29: Tín hiệu tần số 2,6 KHz quan sát máy sóng sau qua lọc thấp tần 2,4 KHz Hình 2.30: Mô đặc tuyến lọc CIC Hình 2.31: Mô đáp ứng pha lọc CIC Hình 2.32: Sơ đồ thực kiểm tra lọc CIC Hình 2.33: Tín hiệu trước sau qua lọc CIC tăng mẫu Hình 2.34: Tín hiệu trước sau qua lọc CIC giảm mẫu Chương Hình 3.1: Biên dịch nạp chương trình phần mềm ISE Hình 3.2: Các mô đun phần mềm tổng hợp Hình 3.3: Tài nguyên FPGA sử dụng sau tổng hợp Hình 3.4: Đo đạc kiểm tra kết thiết kế Hình 3.5: Tín hiệu QPSK Hình 3.6: Sơ đồ khối giải điều chế QPSK bên FPGA Hình 3.7: Sơ đồ khối chuyển dịch tần số băng tần gốc DDC Hình 3.8: Mô khối DDC Hình 3.9: Bộ lọc vòng khôi phục sóng mang Hình 3.10: Kết mô khôi phục sóng mang Hình 3.11: Mô sóng mang Symbol chưa khôi phục Hình 3.12: Mô sóng mang liệu khôi phục Hình 3.13: Biểu đồ mắt tín hiệu QPSK Hình 3.14: Quá trình khôi phục liệu định thời Hình 3.15: Tín hiệu khôi phục nhiễu Hình 3.16: Tín hiệu khôi phục có nhiễu Hình 3.17: Đầu lọc trung bình tín hiệu nhiễu 39 39 40 40 41 42 42 43 43 43 44 45 45 46 46 47 48 48 49 49 50 50 50 51 51 51 52 52 53 54 54 54 63 64 65 66 67 68 69 70 71 Hình 3.18: Đầu lọc trung bình tín hiệu có nhiễu Hình 3.19: Khôi phục định thời DPLL Hình 3.20: Sơ đồ nguyên lý làm việc tách sóng pha Hình 3.21: Mô khối khôi phục định thời Hình 3.22: Dạng sóng tín hiệu điều chế QPSK Hình 3.23: Mô hình kiểm tra thiết kế điều chế/giải điều chế QPSK Hình 3.24: Phổ tín hiệu điều chế QPSK Hình 3.25: Thử nghiệm thu-phát thiết bị Hình 3.26: Kết đồng với vòng khóa pha DPLL 55 55 56 56 57 57 58 58 58 MỞ ĐẦU Hiện nay, khoa học kỹ thuật ngày phát triển, đặc biệt với phát triển mạnh mẽ kỹ thuật điện tử tạo nhiều ứng dụng to lớn sống loài người Một ứng dụng sát thực kỹ thuật điện tử xử lý tín hiệu số cho thiết bị hệ thống viễn thông Với phát triển công nghệ điện tử số mà đỉnh cao đời công nghệ ASIC/FPGA, loại chíp DSP, máy tính chuyên dụng mở khả thiết kế, chế tạo thực thi cao Trên sở tiền đề đó, máy thu phát vô tuyến điện hệ số xuất nhiều lý lập trình lại, độ xác cao, giá thành rẻ, dễ dàng khai thác sử dụng, Với cấu hình phần cứng khả tích hợp lớn FPGA, DSP… cho phép xây dựng hệ máy thu phát vô tuyến điện với hai đặc tính vượt trội là: dải tần rộng có cấu hình mềm Trên giới có nhiều công ty khác phát triển sản phẩm vô tuyến cấu hình mềm (SDR), sản phẩm có tính riêng giải toán khác từ thông tin liên lạc mặt đất, hàng không, hàng hải, vệ tinh… hay thông tin di động hệ lĩnh vực an ninh công cộng, hệ thống sở liệu Ứng dụng SDR tạo điều kiện thuận lợi cho sử dụng, nâng cấp cần thay đổi, cung cấp nhiều dịch vụ công tác Đối với tình hình nghiên cứu nước, khái niệm SDR coi khái niệm mẻ chưa có kết nghiên cứu hoàn chỉnh công bố SDR lĩnh vực bắt đầu nghiên cứu Điều kiện công nghệ thông tin giao lưu quốc tế cho phép ta tiếp cận với công nghệ giới Đây thuận lợi lớn cho việc đại hóa trang thiết bị thông tin liên lạc Với kết có qua trình nghiên cứu, khả thiết kế chế tạo thiết bị thông tin vô tuyến số đa chức Với lý em đăng ký luận văn với nội dung: “NGHIÊN CỨU THIẾT KẾ BỘ PLL SỐ VÀ ỨNG DỤNG” Luận văn tập trung nghiên cứu sở lý thuyết giải pháp kỹ thuật, ứng dụng PLL số, xây dựng tiêu kỹ thuật tham gia nghiên cứu chế tạo sản phẩm Kết đạt nhờ giúp đỡ tận tình thầy giáo PGS.TS Vũ Văn Yêm, thầy giáo Viện điện tử viễn thông – Đại học Bách khoa Hà Nội tạo điều kiện giúp đỡ Em xin trân trọng cảm ơn thầy, cô tạo điều kiện thuận lợi, có ý kiến đóng góp quý báu trình thực luận văn Chương 1: TỔNG QUAN 1.1 Khái quát vô tuyến số 1.1.1 Giới thiệu tổng quan Vô tuyến số lĩnh vực cho công nghiệp máy vô tuyến Với lợi ích đem lại bắt đầu áp dụng sản phẩm thương mại quân Những lợi công nghệ vô tuyến số cách mạng hoá việc thiết kế, sản xuất, triển khai sử dụng hệ thống, thiết bị vô tuyến Việc thiết kế thành công hệ thống vô tuyến số mở khía cạnh lĩnh vực thông tin liên lạc, trực tiếp gián tiếp góp mặt nhiều lĩnh vực ứng dụng thiết thực thông tin liên lạc Hệ thống vô tuyến số xét phần cứng, phần mềm chúng xây dựng sở ứng dụng linh kiện tích hợp cao FPGA, DSP, chuyển đổi tín hiệu số - tương tự (DAC), tương tự - số (ADC) kỹ thuật áp dụng xử lý tín hiệu số, kỹ thuật lập trình mô tả phần cứng Sự phát triển xử lý tín hiệu số, công cụ thiết kế lập trình ngôn ngữ bậc cao cho phép mở phát triển hệ thống vô tuyến số thực tế Khả xử lý, tốc độ hệ thống nâng lên kích thước khối lượng thiết bị giảm nhỏ nhiều linh kiện có độ tích hợp cao Phần mềm hệ thống có chức xử lý tín hiệu chung từ phần băng gốc Sau qua chuyển đổi từ dạng số - tương tự (DAC) sang phần chức phần cứng Hình 1.1: Sự chuyển phổ tín hiệu không sử dụng tần số trung tần Hiện nay, công nghệ cho phép chế tạo chuyển đổi ADC DAC tốc độ cao nên không cần sử dụng đến tần số trung tần Cấu trúc thiết bị đơn giản, thiết bị không sử dụng tần số trung tần (Zero-IF) tức điều chế trực 10 Chương 3: KẾT QUẢ THIẾT KẾ 3.1 Kết tổng hợp thiết kế phần mềm Thiết kế DPLL dùng vòng lặp Costas giải điều chế QPSK thiết kế ngôn ngữ mô tả phần cứng Verilog biên dịch phần mềm ISE 14.6 cho chip XC3S400/XC3S500E Xilinx Hình 3.1: Biên dịch nạp chương trình phần mềm ISE Các khối chức thiết kế bao gồm: khối điều chế QPSK (qpsk_tx.v), mô dun cho giải điều chế QPSK (dds.v, mixer_rx.v, cic_decimate.v, lpf_rx.v ) 47 Hình 3.2: Các mô đun phần mềm tổng hợp Kết tài nguyên sử dụng thiết kế cho hình 3.3 Số Silce Flip Flops 3304, 4139 LUT, 2715 Slice, RAM, nhân MULT 18x18 Hình 3.3: Tài nguyên FPGA sử dụng sau tổng hợp Chương trình sau tổng hợp nạp xuống chip FPGA, đo đạc kiểm tra kết thiết kế 48 Hình 3.4: Đo đạc kiểm tra kết thiết kế 3.2 Các kết đo đạc kiểm tra bo mạch phần cứng 3.2.1 Tín hiệu điều chế QPSK Tín hiệu điều chế QPSK sử dụng đưa tới giải điều chế để đánh giá kết thiết kế khóa pha số sơ đồ giải điều chế tín hiệu Kết đo máy sóng cho hình Hình 3.5: Tín hiệu QPSK 49 3.2.2 Giải điều chế QPSK Hình 3.6: Sơ đồ khối giải điều chế QPSK bên FPGA Hình 3.7: Sơ đồ khối chuyển dịch tần số băng tần gốc DDC Tín hiệu trung tần QPSK lấy mẫu tần số lấy mẫu Clks = 150 MHz IC chuyển đổi tín hiệu tương tự thành tín hiệu số 10 bit, tín hiệu số 10 bit nhân với hai sóng mang vuông góc 12 bit Cosin Sin DDS tạo ra, đầu hai nhân 24 bit (12 + 10), nhiên ta lấy 16 bit cao để đưa vào lọc CIC Bộ lọc CIC có đặc tính lọc thông thấp chức giảm tốc độ mẫu tín hiệu xuống lần Dữ liệu đưa đến khối khôi phục sóng mang khối khôi phục định thời để khôi phục chuỗi bit liệu phát Hình 3.8: Mô khối DDC 50 Khối khôi phục sóng mang (Costas Loop): Hình 3.9: Bộ lọc vòng khôi phục sóng mang Hình 3.10: Kết mô khôi phục sóng mang Hình 3.10 minh họa trình khóa pha mạch vòng khóa pha Costas, lúc đầu sóng mang phần thu có pha không ổn định tần số lớn sóng mang phần phát, sau mạch Costas khóa pha sóng mang thu trường hợp sai lệch pha phần lý thuyết nghiên cứu Các hình vẽ sau minh họa liệu thu sóng mang chưa khôi phục sóng mang khôi phục Hình 3.11: Mô sóng mang Symbol chưa khôi phục 51 Hình 3.12: Mô sóng mang liệu khôi phục Từ hai hình vẽ ta thấy rằng, liệu khôi phục có dạng giống dạng liệu phần phát 3.2.3 Kết thiết kế khôi phục liệu định thời Khối DPLL có chức khôi phục clock từ liệu, khôi phục lại clock cho sườn dương clock chốt vào liệu Chất lượng liệu thu đánh giá qua mẫu mắt nó, mẫu mắt tạo cách lấy mẫu giá trị miền thời gian tín hiệu băng gốc (sau lọc thu băng gốc, trước lấy mẫu định bit truyền hay 0) chồng khung (có độ dài số symbol định) lên Ví dụ: Nếu lấy mẫu tín hiệu tốc độc 10 mẫu /giây muốn xem khung có độ dài symbol chúng cắt tín hiệu 20 mẫu khung chồng lặp khung lên theo thời gian Các tín hiệu chồng lặp lên mang nhiều thông tin gọi biểu đồ mắt Nó quan trọng việc xác định điểm lấy mẫu tối ưu, điểm mà nhạy cảm với nhiễu, tạp âm, rung pha có độ định an toàn cao Hình 3.13: Biểu đồ mắt tín hiệu QPSK 52 Với biểu mắt tín hiệu QPSK ta thấy mắt mở đỉnh tín hiệu điểm lấy mẫu tín hiệu tốt Vì khối lấy mẫu thiết kế để lấy mẫu đỉnh tín hiệu băng gốc Ta thấy rằng, liệu sau vòng khóa pha Costas có Jitter, Clock mà chốt liệu vùng hay sảy Jitter bit bị định sai Do trường hợp lý tưởng tín hiệu clk chốt liệu liệu, lỗi sảy độ Jitter clk lớn 0.5 chu kỳ bit Hình 3.14: Quá trình khôi phục liệu định thời Kỹ thuật hay dùng thiết kế DPLL dùng giải pháp Oversampling, nghĩa ta dùng nhiều clk với pha khác (hay nói cách khác sử dụng clk có tần số cao) để lấy mẫu liệu, sở phát sườn liệu định xem clk có pha cho sườn chốt vào khoảng liệu Từ sơ đồ khối giải điều chế QPSK, tín hiệu hai nhánh I Q đưa tới lọc Matched Filter (MF) lấy mẫu lại với tốc độ symbol Bộ lọc phối hợp đơn giản lọc FIR với đáp ứng xung phối hợp với xung phát - Nếu ta xem xét sóng hình vuông thể hình 3.15 tín hiệu đồng pha (vuông pha) khôi phục (tức ta phát chuỗi liệu [+1, − 1, +1, − 1, ]) sau lấy mẫu điểm (khác thời điểm chuyển symbol) cho kết 53 Hình 3.15: Tín hiệu khôi phục nhiễu Hình 3.16: Tín hiệu khôi phục có nhiễu - Tuy nhiên trường hợp có nhiễu dạng sóng thu quan sát hình 3.16 Trong trường hợp này, việc lấy mẫu thời điểm khác với thời điểm chuyển đổi symbol không đảm bảo định tín hiệu phát trường hợp nhiễu Bằng việc tính trung bình khoảng chu kỳ symbol đưa đánh giá bit liệu phát Vì lọc Matched filter tốt lọc trung bình (Median Filter) Hình 3.17: Đầu lọc trung bình tín hiệu nhiễu 54 Hình 3.18: Đầu lọc trung bình tín hiệu có nhiễu Chú ý hai trường hợp đầu lọc phối hợp có đỉnh mà lọc phối hợp lấy xác symbol đỉnh dương cho biết +1 phát, tương tự đỉnh âm cho biết -1 phát Mặc dù nhiễu hình 3.18 nhiên đỉnh dễ xác định đưa đánh giá liệu (+1, -1) xác nhiều so với việc lấy mẫu tín hiệu mà không cho qua lọc trung bình Để khôi phục định thời để chốt liệu, ta ứng dụng giải pháp Oversampling, nghĩa dùng clk cao nhiều lần (ít 16 lần cao tốt) tốc độ liệu cần khôi phục để lấy mẫu liệu đầu vào xử lý Về bản, dựa theo nguyên lý vòng khóa pha PLL Hình 3.19: Khôi phục định thời DPLL 55 Bit cao symbol sau lọc phối hợp đưa vào đầu vào Datain mạch khôi phục định thời DPLL Bộ tách sóng pha phát tín hiệu sớm hay muộn so với pha dao động DCO (Digital Controlled Oxilator – Nguyên lý tương tự NCO), thông tin pha điều khiển tăng hay giảm tần số DCO Khi mạch vòng DPLL khóa pha bit cao DCO lấy để chốt liệu Bộ tách sóng pha Alexander (Alexander Phase Detector) thường sử dụng việc khôi phục định thời liệu từ chuỗi bit nối tiếp nguyên lý đơn giản việc thực thi FPGA đơn giản Sơ đồ khối hình 3.19 Kết X Y cho phép điều chỉnh tăng hay giảm tần số DCO, X Y đưa qua lọc thông thấp để loại bỏ nhiễu Trong phần này, lọc đơn giản việc có kiện X Y để định điều chỉnh DCO Trong luận văn này, tín hiệu lý tưởng không chịu tác động môi trường truyền sóng nên lọc thiết kế có hai kiện liên tiếp giống X Y cho phép điều chỉnh DCO Điều khiển DCO đơn giản tăng hay giảm đếm để tạo tần số tăng hay giảm, tương tự phần tích lũy pha dao động NCO Hình 3.20: Sơ đồ nguyên lý làm việc tách sóng pha Hình 3.21: Mô khối khôi phục định thời 56 Hình ta thấy rằng, liệu thu từ symbol thu khối Slicer Clock khôi phục có sườn dương chốt vào liệu 3.2.4 Kết thiết kế kiểm tra bo mạch Hình 3.22: Dạng sóng tín hiệu điều chế QPSK Sau tính toán, mô thiết kế mô đun chức xử lý tín hiệu số cho DPLL tạo dao động chuẩn, trộn tín hiệu, lọc số Thiết kế mô đun đo đạc kiểm tra máy đo máy sóng, máy phân tích phổ Chương trình điều chế, giải điều chế tín hiệu số QPSK ghép nối mô đun chức Theo mô hình sau: Hình 3.23: Mô hình kiểm tra thiết kế điều chế/giải điều chế QPSK Chuỗi liệu nối tiếp tốc độ 2400 bps tạo bên FPGA sau đưa tới điều chế QPSK với sóng mang 10 MHz Tín hiệu sau điều chế biến đổi DAC 14 bit song song với tốc độ 150 Msps Tín hiệu sau DAC có mức công suất xấp xỉ dBm đưa anten phát Tại bo mạch thu, tín hiệu thu từ ăng ten biến đổi số hóa với ADC dải động rộng 14 bit tốc độ lấy mẫu 250 Msps Hình ảnh thực kiểm tra cho hình 3.24 3.25 Với ADC dải rộng cho phép số hóa với mức tín hiệu nhỏ nên cự ly gần không cần khuếch đại tín hiệu từ đầu vào ăng ten Tín hiệu sau số hóa đưa vào giải điều chế tín hiệu bên 57 FPGA Quá trình giải điều chế tín hiệu FPGA thực đồng sóng mang dựa theo vòng khóa pha DPLL thực đồng thời gian Dữ liệu sau giải điều chế đưa chân FPGA để kiểm tra Tín hiệu sau trình đồng sóng mang DPLL đưa biến đổi DAC để kiểm tra Kết kiểm tra cho hình 3.26 Hình 3.24: Phổ tín hiệu điều chế QPSK Hình 3.25: Thử nghiệm thu-phát thiết bị Tín hiệu giải điều chế QPSK sau đồng bộ: Hình 3.26: Kết đồng với vòng khóa pha DPLL 58 3.3 Kết luận chương Mục đích thiết kế điều chế giải điều chế QPSK số dùng thiết bị thông tin vô tuyến để đánh giá khả đồng vòng khóa pha số DPLL Chương tập trung thiết kế triển khai điều chế - giải điều chế thực phần mềm Verilog chip FPGA XC3S500E Xilinx để thực mềm hóa điều chế số QPSK Mô kết quả, thiết kế phần cứng FPGA để thử nghiệm Nghiên cứu ứng dụng thuật toán xử lý tín hiệu số đại kỹ thuật xử lý đa tốc độ, kỹ thuật tổng hợp tần số trực tiếp, sở thiết kế điều chế giải điều chế QPSK FPGA Chương hoàn thành mục tiêu nội dung chủ yếu, nghiên cứu phân tích kỹ thuật DPLL cho sơ đồ giải điều chế tín hiệu QPSK, làm chủ số kỹ thuật kỹ thuật lập trình FPGA lập trình thiết kế tổ hợp tần số trực tiếp DDS, thiết kế lọc số FIR, CIC, lọc vòng, thiết kế trộn tín hiệu, kỹ thuật thiết kế sử dụng ADC, DAC dải rộng tốc độ cao Kết thiết kế kiểm tra thực nghiệm Tuy nhiên thời gian điều kiện thiết kế hạn chế, để kết thiết kế có điều kiện hoàn thiện đưa vào ứng dụng thực tiễn cần kiểm tra điều chỉnh lại tham số, tối ưu lại thiết kế bổ sung số khối chức quan trọng vô tuyến số mã hóa phát sửa lỗi, AGC số dải rộng 59 KẾT LUẬN VÀ HƯỚNG NGHIÊN CỨU TIẾP THEO Thiết kế dựa mô hình hệ thống vô tuyến có cấu hình mềm Nhiều thiết bị chứng minh khả thực tế mô hình này: Thiết bị thu phát SunSDR2, thu giám sát dải tần HF Perseus Sản phẩm hoàn thiện mở hướng thiết kế, chế tạo triển khai sử dụng, ứng dụng nhiều lĩnh vực khác hệ thống thông tin vô tuyến quân sự: - Tạo hệ thống máy vô tuyến với nhiều chức khác nhau: Nhiều dạng điều chế, nhiều băng tần, nhiều dịch vụ truyền thoại, truyền liệu, nhảy tần, tự động xác lập đường truyền ALE - Hiện nay, trang bị vô tuyến quân thường sử dụng dải tần sóng ngắn sóng cực ngắn Kết thiết kế mở hướng việc tạo thiết bị vô tuyến làm việc toàn dải tần sóng ngắn sóng cực ngắn Từ tăng tính linh hoạt sử dụng hệ thống thông tin vô tuyến quân 60 TÀI LIỆU THAM KHẢO [1] Song, Wen-miao, “Design and implement of QPSK modem based on FPGA”, Computer Science and Information Technology (ICCSIT), 2010 3rd IEEE International Conference on, July 2010, Page(s): 599 – 601 [2] Rodriguez, Anton S, “Model-based software-defined radio (SDR) design using FPGA”, Electro/Information Technology (EIT), 2011 IEEE International Conference on May 2011, Page(s): – [3] Majid Manteghi, Chair, William A Davis, Patrick R Schaumont, Volodymyr S Podosinov, “A Hybrid DSP and FPGA System for Software Defined Radio Applications”, 7th April 2011 [4] Popescu, S O, “QPSK Modulator on FPGA, Intelligent Systems and Informatics (SISY)”, 2011 IEEE 9th International Symposium on Sept 2011, Page(s): 359 – 364 [5] Sharma,Anita, “Digital frequency (sinusoidal) synthesizer using CORDIC algorithm, Communication Software and Networks (ICCSN)”, 2011 IEEE 3rd International Conference on May 2011, Page(s): 521 – 524 [6] Yi-Jiang Cao, “A ROM-less direct digital frequency synthesizer based on a scaling-free CORDIC algorithm, Strategic Technology (IFOST)”, 2011 6th International Forum on Aug 2011, Page(s): 1186 – 1189 [7] Neji, Nihel, “Architecture and FPGA implementation of the CORDIC algorithm for fingerprints recognition systems”, Systems, Signals and Devices (SSD), 2011 8th International Multi-Conference on March 2011, Page(s): – [8] Haller, István, “High-speed clock recovery for low-cost FPGAs”, Design, Automation & Test in Europe Conference & Exhibition (DATE), 2010, March 2010, Page(s): 610 – 613 61 ... nghiên cứu, khả thiết kế chế tạo thiết bị thông tin vô tuyến số đa chức Với lý em đăng ký luận văn với nội dung: “NGHIÊN CỨU THIẾT KẾ BỘ PLL SỐ VÀ ỨNG DỤNG” Luận văn tập trung nghiên cứu sở lý... QPSK 50 3.2.3 Kết thiết kế khôi phục liệu định thời 52 3.2.4 Kết thiết kế kiểm tra bo mạch 57 3.3 Kết luận chương 59 KẾT LUẬN VÀ HƯỚNG NGHIÊN CỨU TIẾP THEO .60...2.2.2 Thiết kế NCO .36 2.2.3 Thiết kế mô đun trộn tín hiệu 38 2.2.4 Thiết kế lọc 41 2.2.4.1 Thiết kế lọc FIR 41 2.2.4.2 Thiết kế lọc CIC 44 2.3 Kết