Giao trinh bai tap 2 vatlieudatnung

ĐH BÁCH KHOA TP.HCM * KHOA ĐIỆN - ĐIỆN TỬ * BỘ MÔN ĐIỆN TỬ Điểm Chữ kí giám thị ĐỀ THI HK1 (2014-2015) Môn: Kỹ thuật số Thời gian: 110 phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) HỌ TÊN: ……………………………………… MSSV: ………………… NHÓM: ……… SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ TRANG Câu (2,0 điểm) a Sử dụng JK-FF thiết kế đếm nối tiếp (bộ đếm không đồng bộ) có giản đồ trạng Q2 Q1 Q0 0 0 1 1 1 1 0 1 => Z = Q2 Q1 thái hình vẽ (1 điểm) 001 Q2Q1Q0 000 Pr J Q 111 ck 100 101 K 110 Q Cl Q0 Q1 CK J Pr Q ck K Q2 Pr J Q J ck Cl Q K Pr Q ck Cl Q K Q Cl b Cho Q2Q1Q0 đếm nối với IC74138 hình vẽ Hãy vẽ thêm cổng logic cần thiết để tạo tín hiệu điều khiển cho đèn LED: L1 L2 có quy luật sáng/tắt tuần hoàn theo dãy đếm bảng sau Biết đếm có trạng thái đầu Q2Q1Q0 = 000 (1 điểm) Q2 Q1 Q0 Trạng thái đèn Led L1 L2 000 Led tắt 00 111 Led sáng Led tắt 10 Từ bảng, ta có: 110 Led sáng 11 101 Led tắt Led sáng 01 100 Led tắt 00 L1 (Q2,Q1,Q0) =  (1, 6, 7) =  (0, 4, 5) L2 (Q2,Q1,Q0) =  (1, 5, 6) =  (0, 4, 7) 001 Led sáng 11 Q2 C Y0 Q1 B Y1 Q0 A (lsb) Y2 L1 Y3 Y4 G1 Y5 G2A Y6 G2B Y7 L2 IC74138 Có thể dùng cổng AND cho dạng  L1 L2 Câu (2,0 điểm) Cho đếm Q2Q1Q0 có sơ đồ hình vẽ Hãy vẽ giản đồ trạng thái đếm cho biết đếm có cần xác định trạng thái đầu (reset) hay không? Nếu có vẽ thêm mạch xác định trạng thái đầu để đếm hoạt động theo vòng đếm có nhiều trạng thái (biết FF có ngõ vào Preset Clear tích cực thấp) Q2 Q0 Q1 1 J2 Q2 J1 Q1 K2 Q2 K1 Q1 J0 Q0 K0 Q0 CK RS J2 = Q1  Q0 K = Q0 J1 = Q K = Q0 J0 = K = Q2 + Q1 Q2 Q1 Q 0 0 0 1 0 1 0 1 1 1 J2 K2 J1 K1 J0 K0 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 Q2 + Q1 + Q0 + 1 1 0 1 0 1 0 1 1 0 Q2Q1Q0 000 001 101 110 010 111 011 100 Chọn trạng thái reset 001 = > hình vẽ (0,5 điểm) Câu (1,0 điểm) Một hệ kiểu MOORE có ngõ vào X Y, ngõ Z Ngõ Z ngõ vào XY trước xung clock có tổng số bit Hãy thành lập bảng chuyển trạng thái rút gọn Biết trạng thái đầu (trạng thái reset) trạng thái S0 chưa có nhận bit Các trạng thái S1, S2, Chú thích số bit trạng thái Vd: XY = 00, 10, 00, 11, 00, 10, 01, 01, 11, 01, Z = 0, 0, 0, 1, 1, 0, 1, 1, 0, 0, TTHT (0 bit 1) S0 TTKT XY = 00 01 10 11 S0 S1 S1 S2 Output Z (1 bit 1) S1 S0 S3 S3 S4 (2 bit 1) S2 S5 S1 S1 S4 (1 bit 1) S3 S0 S3 S3 S4 (2 bit 1) S4 S5 S1 S1 S4 (0 bit 1) S5 S0 S1 S1 S2 Câu (2,0 điểm) Hệ thiết kế T-FF ROM hình vẽ ROM 23 x (bit) D3 Bảng nạp ROM Z1 A2 X D3 A2 A1 A0 D3 D2 D1 D0 Z2 (X Q1 Q2) (Z1 Z2 T1 T2) Q1+ Q2+ D2 0 1 1 Q1 T 0 1 0 0 A1 D1 T Q 0 1 1 1 0 0 1 CK 0 1 1 Q2 T 1 0 1 T Q D0 A0 1 0 1 1 1 0 0 1 CK CLK a Vẽ giản đồ trạng thái hệ (1 điểm) 00 0/11 X/Z1Z2 = 1/11 0/01 , 1/01 0/10 10 01 0/01 , 1/01 11 1/00 b Nếu thay ROM PLA, vẽ thêm đường tích (AND) đánh dấu kết nối dãy AND dãy OR bên PLA Vẽ bìa K rút gọn: Z1 = X Q1 + Q1 Q2 Z2 = Q2 T1 = X Q1 + Q1 Q2 (1 điểm) T2 = X Q1 + Q1 Q2 Nếu viết lại Z2 = Q2 = Q1 Q2 + Q1 Q2 cần đường tích X Q1 Q2 (1 điểm) Z1 Z2 T1 T2 Câu (1,0 điểm) Hãy viết tiếp chương trình VHDL theo kiểu mô tả cấu trúc cho hệ cho câu LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cau5 IS PORT ( X, CLK: IN std_logic; Z1, Z2 : OUT std_logic); END cau6; ARCHITECTURE thi OF cau5 IS COMPONENT rom_34 PORT ( A: IN std_logic_vector(2 downto 0); D: OUT std_logic_vector(3 downto 0)); END COMPONENT; COMPONENT t_ff PORT (T, CK: IN std_logic; Q: OUT std_logic); END COMPONENT; SIGNAL Q1, Q2: std_logic; SIGNAL U: std_logic_vector(2 downto 0); SIGNAL V: std_logic_vector(3 downto 0); BEGIN U ... thấp) Q2 Q0 Q1 1 J2 Q2 J1 Q1 K2 Q2 K1 Q1 J0 Q0 K0 Q0 CK RS J2 = Q1  Q0 K = Q0 J1 = Q K = Q0 J0 = K = Q2 + Q1 Q2 Q1 Q 0 0 0 1 0 1 0 1 1 1 J2 K2 J1 K1 J0 K0 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 Q2 +... Z1 = X Q1 + Q1 Q2 Z2 = Q2 T1 = X Q1 + Q1 Q2 (1 điểm) T2 = X Q1 + Q1 Q2 Nếu viết lại Z2 = Q2 = Q1 Q2 + Q1 Q2 cần đường tích X Q1 Q2 (1 điểm) Z1 Z2 T1 T2 Câu (1,0 điểm) Hãy viết tiếp chương trình... S4 (2 bit 1) S2 S5 S1 S1 S4 (1 bit 1) S3 S0 S3 S3 S4 (2 bit 1) S4 S5 S1 S1 S4 (0 bit 1) S5 S0 S1 S1 S2 Câu (2, 0 điểm) Hệ thiết kế T-FF ROM hình vẽ ROM 23 x (bit) D3 Bảng nạp ROM Z1 A2 X D3 A2 A1