THIẾT KẾ IC SỐ Chương 4: MẠCH TUẦN TỰ (Sequential Logic Circuit) ThS Nguyễn Trọng Huân 2015 © Digital Integrated Circuits2nd Sequential Circuits Mạch © Digital Integrated Circuits2nd Sequential Circuits Latch Register Latch (tác động theo mức) giữ data clock= low Register (flipflop – tác động theo cạnh) : giữ data clock= low-high D Q D Q Clk Clk Clk Clk D D Q Q © Digital Integrated Circuits2nd Sequential Circuits Latch Register Latch (tác động theo mức) giữ data clock= low Register (flipflop – tác động theo cạnh) : giữ data clock= low-high D Q D Q Clk Clk Clk Clk D D Q Q © Digital Integrated Circuits2nd Sequential Circuits Giản đồ thời gian flipflop CLK t tsu D © Digital Integrated Circuits2nd D thold DATA STABLE Q CLK t tc Q Register q DATA STABLE t Sequential Circuits Thiết kế Latch • Dùng pass transistor • N latch cho data qua f = f N Latch • P latch cho data qua f=1 Logic P Latch Logic © Digital Integrated Circuits2nd Sequential Circuits Thiết kế Latch – Pass transistor • Dùng pass transistor © Digital Integrated Circuits2nd Sequential Circuits Thiết kế latch – Dùng transmission gate • Dùng clock tín hiệu điều khiển cho data qua hay không • Dùng đệm ngõ để tránh suy hao tín hiệu • Đệm ngõ vào © Digital Integrated Circuits2nd • Đệm ngõ Sequential Circuits Thiết kế MUX Negative latch (dẫn data CLK= 0) D Positive latch (dẫn data CLK= 1) Q D Q CLK CLK Q Clk Q Clk In © Digital Integrated Circuits2nd Q Clk Q Clk In Sequential Circuits Thiết kế Flip-flop Flipflop thiết kế sử dụng latch ghép nối tiếp © Digital Integrated Circuits2nd Sequential Circuits Thiết kế Flip-flop Enable © Digital Integrated Circuits2nd Sequential Circuits Thiết kế Flip-flop Reset © Digital Integrated Circuits2nd Sequential Circuits Thiết kế Flip-flop Set/Reset © Digital Integrated Circuits2nd Sequential Circuits Static SR Flip-Flop © Digital Integrated Circuits2nd Sequential Circuits Thiết kế xung clock • Xung clock không lý tưởng: hai xung CLK \CLK lấy từ nguồn xung, độ trễ nên clock bị trùng lấp © Digital Integrated Circuits2nd Sequential Circuits Thiết kế xung clock • Giải pháp: thiết kế nguồn clock độc lập không bị trùng lấp © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch • Các chốt có khả lưu trữ trạng thái tĩnh ngắt xung clock, nhiên gây tiêu hao công suất • Dynamic latch giảm bớt số trans sử dụng cách bỏ bớt cổng đảo hồi tiếp có chức lưu trữ giá trị • Giá trị data chốt lưu điện dung ngõ vào (gate capacitance) © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch Nhược điểm: • Khó đảm bảo độ xác hoạt động • Cấu trúc tương tự DRAM • Cần phải có chu kỳ refresh © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch – C2MOS latch • C2MOS cấu hình không phụ thuộc vào trạng thái xung clock • Hoạt động ổn định xung clock bị trùng lấp © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch – C2MOS latch • Nguyên lý © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch – C2MOS based dualedge triggered register © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch – True Single-Phase Clocked Register (TSPCR) • Cấu trúc © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch – True Single-Phase Clocked Register (TSPCR) • Đưa hàm logic vào cấu trúc mạch © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch – True Single-Phase Clocked Register (TSPCR) • Cấu trúc TSPCR đơn giản • Giảm số lượng trans • Tuy nhiên, điện áp A bị suy giảm © Digital Integrated Circuits2nd Sequential Circuits Dynamic latch – TSPCR flipflop © Digital Integrated Circuits2nd Sequential Circuits