Xây dựng và điều khiển bộ nhận dạng tiếng nói bằng xử lý tín hiệu số DSP56002

GIỚI THIỆU I Tổng quan: Luận văn thực việc xây dựng điều khiển nhận dạng tiếng nói xử lý tín hiệu số DSP56002 Một vài thập niên trước đây, việc nhận dạng tiếng nói máy tồn suy nghó nhà khoa học viễn tưởng, nhiên vài năm gần đây, vấn đề tìm hiểu thực hệ thống nhận dạng tiếng nói cách tự động đưa vào nghiên cứu viện nghiên cứu khắp giới Những ứng dụng thực tiễn mà hệ thống mang lại vô lớn máy tính không cần bàn phím, hệ thống điều khiển không cần bảng điều khiển phức tạp, máy điện thoại không cần đến bàn quay số xem bước đột phá tất lónh vực sống Do vấn đề nghiên cứu phương pháp nhận dạng tiếng nói vấn đề thu hút nhiều đầu tư nghiên cứu nhà khoa học khắp giới Tuy nhiên kết mang lại hạn chế phức tạp tiếng nói người Đối với nước ta, vấn đề nhận dạng tiếng nói giai đoạn đầu kết đạt khiêm tốn Luận văn nghiên cứu thử nghiệm hướng nhận dạng tiếng nói dựa đặc trưng ngữ âm quan trọng tiếng nói formant Công cụ toán học sử dụng phép phân tích Fourier thời gian ngắn STFT(Short Time Fourier Transform) Nhận dạng tiếng nói phận nòng cốt điều khiển tiếng nói cần thiết kế II Những nội dung luận văn: Các chương 2, 3, 4, 5, giới thiệu xử lý tín hiệu số DSP56002, giao tiếp âm đa Codec 4215, nhớ mở rộng, mạch giao tiếp điều khiển Chương giới thiệu tổng quát xử lý tín hiệu số DSP56002 Tiếp đến Chương mô tả cụ thể chức DSP56002 bao gồm: cấu trúc chế độ đònh đòa củûa DSP56002; ghi chế độ hoạt động PORT DSP56002 Chương mô tả tập lệnh xử lý tín hiệu số DSP56002 Chương giới thiệu CODEC giao tiếp âm đa CS4215, đồng giao tiếp nối tiếp (SSI) xử lí DSP56002 sử dụng để thích nghi với truyền liệu nối tiếp từ hai chuyển đổi A/D CS4215 đến DSP56002 từ DSP56002 đến hai chuyển đổi D/A CS4215 Chương mở rộng nhớ cho DSP56002; chương trình bày sơ đồ mạch DSP56002EVM, nhớ mở rộng, sơ đồ điều khiển động DC linh kiện sử dụng mạch Các chương sau giới thiệu công cụ toán học phương pháp nhận dạng tiếng nói Chương giới thiệu phép biến đổi Fourier với tín hiệu liên tục rời rạc, giới thiệu phương pháp biến đổi nhanh Fourier FFT thực DSP56002 sử dụng giải thuật phân chia theo thời gian DIT (decimation-in-time) Tiếp theo Chương trình bày phép tổng quát biến đổi Fourier thời gian ngắn STFT Cuối Chương tập trung vào phép biến đổi Fourier thời gian ngắn để trích formant tín hiệu, Sau trích formant tín hiệu sử dụng phương pháp kết hợp mẫu để nhận dạng tiếng nói III Kết luận sơ bộ: Luận văn thực việc :mở rộng nhớ cho DSP56002, nhận liệu âm từ qua giao tiếp SSI DSP56002 CS4215, thực trích formant tín hiệu tiếng nói dùng giải thuật STFT Cuối thực việc nhận dạng tiếng nói ứng dụng để điều khiển GIỚI THIỆU BỘ XỬ LÍ TÍN HIỆU SỐ &KHỐI ĐÁNH GIÁ DSP56002 Trong chương này, giới thiệu tổng quát xử lý tín hiệu số DSP56002 chân A MÔ TẢ TỔNG QUÁT BỘ XỬ LÍ TÍN HIỆU SỐ DSP56002: DSP56002 xử lí tín hiệu đơn chip, đa dụng Khối đánh giá DSP56002EVM có giá thành thấp, sử dụng xử lí DSP56002 cho việc thiết kế hệ thống xử lí tín hiệu số thời gian thực Họ xử lí DSP56000 tạo thành từ chip vi xử lí tín hiệu số 24-bit, hiệu suất cao vùng mở rộng Trong vùng mở rộng, chip trợ giúp cấu hình cho thiết bò nhớ ngoại vi thay đổi tùy theo loại họ DSP56002 loại họ xử lí DSP56000 bao gồm phận xử lí tín hiệu số tương thích vơí họ 56000, nạp RAM chương trình chip, có RAM liệu độc lập, ROM liệu với bảng sine, µ-law va A-law DSP56002 chứa giao tiếp truyền thông nối tiếp, giao tiếp chủ song song, đếm thời gian/sự kiện, vòng khóa pha, cổng mô chip Bộ xử lí DSP56002 cung cấp đặc trưng phong phú việc xử lí tín hiệu số DSP56002 24 bit DSP56000 Family manual #DSP56KFAMUM/AD DSP56002 User’s Manual #DSP56002UM/AD DSP56002 Technical data #DSP56002/D DSP56002 Technical Literature I.KHỐI TRUNG TÂM XỬ LÍ TÍN HIỆU SỐ 1.Những phận chính: 1.1.Ba đơn vò thực thi độc lập: • Đơn vò liệu số học logic • Đơn vò cấp phát đòa chỉ(AGU) • Đơn vò điều khiển chương trình 1.2.Bốn bus liệu 24 bit độc lập: • Bus liệu X (XDB) • Bus liệu Y (YDP) • Bus liệu chương trình (PDB) • Bus liệu toàn cục (GDB) 1.3.Ba bus đòa 16 bit độc lập: • Bus đòa X (XAB) • Bus đòa Y (YAB) • Bus đòa chương trình (PAB) 1.4.Cổng mở rộng nhớ (Port A) 1.5.Mạch mô chip (OnCE) 1.6.Vòng khóa pha (PLL) 2.Đặc điểm DSP56002:  40 triệu lệnh/giây (MIPS) tần số 80Mhz  240 triệu phép xử lí /giây (MOPS) tần số 80Mhz  Thực lệnh song song với chế độ đònh đòa  Nhân tích lũy song song 24x24 bit chu kỳ lệnh (2 chu kỳ xung clock)  Đặt zero đầu dòng lặp DO  Các ngắt tự động trở nhanh  Thiết kế CMOS tiêu thụ công suất thấp  Chế độ treo(standby) tiêu thụ công suất thấp cho STOP WAIT II.VÙNG MỞ RỘNG Những phậân vùng mở rộng: • Ram chương trình 512x24 • Ram liệu 256x24 • Rom liệu 256x24 • Giao tiếp chủ độ rộng byte phương pháp DMA • Cổng giao tiếp nối tiếp đồng (SSI) • Cổng giao tiếp nối tiếp bất đồng bộ(SCI) B.GIỚI THIỆU DSP56002EVM DSP56002EVM công cụ phần cứng dành cho việc thiết kế, sữa lỗi đánh giá hệ thống DSP56002 Bao gồm ba phận quan trọng: • Mạch đánh giá DSP56002 chứa xử lí DSP56002, nhớ mở rộng off-chip, biến đổi stereo A/D D/A, mạch giao tiếp điều khiển, nhiều đường nối dành cho truy xuất • Trình biên dòch Motorola • Cửa sổ giao diện phần mềm debug EVM Phần mềm chạy MS-DOS nối liền với EVM qua port nối tiếp RS-232 Người sử dụng phải cung cấp nguồn 7→9V AC DC, 700mA cáp RS-232 với bus liệu MÁY TÍNH RS-232 MC68705 MCU OnCEPORT STEREO A/D-D/A A/D –D/A 32Kx24 SDRAM SSI DSP56002 SC I RS-232 FLASH EEPROM C.GIỚI THIỆU TỔNG QUÁT CÁC CHÂN: Error: Reference source not found D0-D23 A0-A15 PS DS X/ Y BN RD WR BR BG WT BS MODC / NMI MODB / IRQB MODA / IRQA RESET Port A Data Port B Host HO-H7/PB0-PB7 HA0-HA2/PB8-PB10 HR / W / PB11 HEN / PB12 HREQ / PB13 HACK / PB14 Port A Address Port C SSI RXD/PC0 TXD/PC1 SCLK/PC2 SC0-SC2/PC3-PC5 SCK/PC6 SRD/PC7 STD/PC8 OnCE DSCK/OS1 DSI/OS0 DSO DR Bus Control Interrupt/ Mode Control EXTAL XTAL Clock Oscillator TIO Timer/ Event Counter PLL Power Ground MÔ TẢ CHÂN DSP 56002 PCAP CKP PLOCK PINIT CKOUT VCC GND nhỏ: 1.Các tín hiệu cổng A: Các tín hiệu cổng A chia thành ba nhóm chức năng: • Bus đòa (A0-A15) • Bus liệu (D0-D23) • Bus điều khiển Các tín hiệu điều khiển chia thành nhóm  Điều khiển ghi đọc (RD~/WR~)  Lựa chọn không gian đòa (bao gồm chọn nhớ chương trình PS~, chọn nhớ liệu DS~, chọn X/Y~)  Điều khiển truy xuất (BN~, BR~, BG~,WT~, BS~) 2.Điều khiển chế độ ngắt: 2.1 Chế độ A / Yêu cầu ngắt A / Lấy lại STOP: Đầu vào có ba chức Nó làm việc với chân MODB MODC để chọn chế độ hoạt động chip, nhận yêu cầu ngắt từ bên ngoài, bật phát xung nhip bên trong, khiến chip khôi phục từ trạng thái xử lí dừng 2.2 Chọn chế độ B / Yêu cầu ngắt B: Chân vào làm việc với chân MODA MODC để chọn chế độ hoạt động chip, nhận yêu cầu ngắt từ bên 2.3 Chọn chế độ C / Yêu cầu ngắt không che: Chân làm việc với chân MODA MODB để chọn chế độ hoạt động chip, thu yêu cầu ngắt từ bên 2.4 Reset (RESET): Chân vào Schmitt trigger dùng để reset DSP56002 Khi reset tác động DSP khởi động đặt trạng thái reset Khi chân reset không tác động chip ghi trạng thái chân chế độ (MODA, MODB, MODC ) vào ghi chế độ hoạt động chip 3.Năng lượng xung nhòp: 3.1 Nguồn điện (VCC) , đất (GND): Có cặp chân nguồn đất dùng cho chức năng: logic nội, đệm ngỏ bus đòa chỉ, liệu, cổng B C, Once, PLL, chân CKOUT 3.2 Xung nhòp / Đầu vào tinh thể (EXTAL): Đầu vào EXTAL giao tiếp dao động tinh thể bên bên 3.3 Đầu tinh thể (XTAL): Đầu nối với chân dao động tinh thể bên với tinh thể bên 4.Giao tiếp chủ: 4.1 Bus liệu chủ (H0-H7): Bus liệu hai hướng HEN W truyền liệu giao tiếp chủ DSP56002 Nó hoạt động ngỏ vào trừ chân tác động tích cực HR/ mức cao khiến cho H0-H7 trở thành ngỏ cho phép giao tiếp chủ đọc liệu DSP56002 4.2 Đòa chủ(HA0-HA2): Các đầu vào cung lựa chọn cho ghi giao tiếp chủ 4.3 Đọc / Viết chủ: Đầu vào chọn hướng HEN W truyền liệu truy xuất xử lí chủ Nếu HR/ cao tích cực, H0-H7 đầu Nếu HR/ thấp công bố, H0-H7 đầu vào 4.4 Chủ yêu cầu (HREQ): Tín hiệu cực máng hở sử dụng giao tiếp chủ để yêu cầu phục vụ từ xử lí chủ, điều khiển DMA, điều khiển bên đơn giản 4.5 Chủ chấp nhận (HACK): Đầu vào có hai chức Nó cung cấp tín hiệu bắt tay chủ chấp nhận cho việc truyền DMA có thu ngắt chủ chấp nhận tương thích với xử lí họ MC68000 5.Giao tiếp truyền thông nối tiếp (SCI): 5.1 Dữ liệu thu(RXD): Đầu vào thu liệu hướng byte truyền liệu đến ghi dòch thu SCI 5.2 Dữ liệu phát(TXD): Đầu phát liệu nối tiếp từ ghi dòch phát SCI 5.3 Xung nhòp nối tiếp (SCLK): Chân hai hướng cung cấp xung nhòp vào từ nơi mà tốc độ baud phát và/hoặc thu lấy chế độ bất đồng bộ, từ nơi mà liệu truyền chế động 6.Giao tiếp nối tiếp đồng bộ(SSI): 6.1 Xung nhòp nối tiếp (SC0): Chức chân hai hướng xác đònh việc SCLK chế độ đồng Ở chế độ đồng bộ, chân sử dụng cho cờ nối tiếp nhận Trong chế độ bất đồng bộ, chân thu xung nhòp xuất nhập TM Emulation On-chip (OnCE) Port Power (VCC) Ground (GND) Reserved (no connect) Total Number of Pins 16 24 132 * alternately , general purpose I/O pins ** package dependent Electrical Specifications DSP56002 ( 5.0 Volt Operation) The DSP56002 is fabricated in high desity CMOS with TTL compatible inputs and outputs Table Absolute Maximum Ratings (GND = Vdc) IX Rating a)Symbol Supply Voltage All Input Voltages VCC IN b) Value -0.3 to +7.0 GND –0.5 to c) U n it V V Current Drain per Pin Excluding VCC and GND Operating Temperature Range V CC I V +0.5 10 J -40 to +105 o -55 to +150 mA C T Storage Temperature stg C T Table Thermal Characteristics of Packages X Th er Junction PQFP Symbol Value Units Symbol C/W θ JA 22 o C/W θ JC 6.5 o to Ambient θ JA 38 o Junction to Case (estimated) θ JC 13 o DC Electrical Characteristics ±J ( VCC =5.0 Vdc10% ; T = -40o to +105oC) XI Table DC Electrical Characteristics for Characteristics Supply Voltage Input High Voltage •Except EXTAL , , RESET MODA , MODB , MODC •EXTAL • RESET •MODA , MODB , MODC Input Low Voltage •Except EXTAL ,MODA,MODB,MODC •EXTAL •MODA , MODB , MODC Value (1) Units Symbol Value Units C/W θ JA 49 o C/W C/W θ JC 12 o C/W DSP56002 the DSP56002 Symbol VCC VIH VIHC VIHR VIHM VIL VILC VILM (a) (b) Min 4.5 Typ 5.0 Max 5.5 V 2.0 4.0 2.5 3.5 - VCC VCC VCC VCC V V V V -0.5 -0.5 -0.5 - 0.8 0.6 2.0 V V V Input Leakage Current EXTAL, ,, MODA RESET IRQB NMI WT BR / IRQA MODB/, MODC/,, Three-State(Off-State) Input Current (@2.4V / 0.4V) Output High Voltage(IOH = -0.4mA) Output Low HREQ Voltage(IOL = 3mA ; IOL = 6.7mA,TXD IOL = 6.7mA) Internal Supply Current at 40MHz (See Note3) • in Wait Mode(See Note 1) • in Stop Mode (See Note 1) Internal Supply Current at 66MHz(See Note3) • in Wait Mode (See Note 1) • in Stop Mode (See Note 1) PLL Supply Current (See Note ) at 40MHz at 66MHz CKOUT Supply Current at 40MHz (See Note 5) at 66MHz Input Capacitance (See Note 2) IIN -1 - µA ITSI -10 - 10 µA VOH VOL 2.4 - - 0.4 V V ICCI ICCW ICCS - 90 12 105 20 95 mA mA ICCI ICCW ICCS - 95 15 130 25 95 mA mA CIN - 1.1 14 28 10 1.5 1.5 20 35 - mA mA mA mA pF µA µA Notes : In order to obtain these results all inputs must be terminated (i.e., not allowed to float) using CMOS level Periodically sampled and not 100% tested Power Consumption in the Design Considerations section describes how to calculate the external supply current Value given are for PLL enabled Value given are for CKOUT enable AC Electrical Characteristics The timing waveforms in the AC RESET Electricl Characteristics are tested with a VIL maximum of 0.5V and a VIH minimum of 2.4V for all pins, except EXTAL, , MODA, MODB, and MODC These four pins are tested using the input levels set forth in the DC Electrical Characteristics section AC timing specifications which are referenced to a device input signal aremeasured in production with respect to the 50% point of the respective input signal‘s transition DSP56002 output levels are measured with the producion test machine V OL and VOH reference level set at 0.8 V and 2.0 V respectively (i) Internal Clocks For each occurrence of TH, TL,TC or ICYC substitube with the expressions given in Table ETH, ETL, and ETC are further defined in the Table DF and MF are PLL devision and multiplication factors set registers Table Internal Clocks Internal Operation Frequency Internal Clock High Period - with PLL disabled (b) Symbol C h a r a c t e r i s ti c s f TH - with PLL ≤ enabled and MF4 - with PLL enabled and MF >4 Internal Clock Low Period - with PLL disabled - with PLL ≤ enabled and MF4 - with PLL enabled and MF >4 Internal Clock Cycle Time Intruction Cycle Time Expression ETH (Min) 0.48 x ETC x DF/MF (Max) 0.52 x ETC x DF/MF (Min) 0.467 x ETC x DF/MF (Max) 0.533 x ETC x DF/MF TL TC ICYC ETL (Min) 0.48 x ETC x DF/MF (Max) 0.52 x ETC x DF/MF (Min) 0.467 x ETC x DF/MF (Max) 0.533 x ETC x DF/MF ETC x DF/MF x TC Clock The DSP56002 system clock may be derived from the on-chip crystal oscillator as shown in Figure 1, or it may be externally supplied An externally supplied square wave voltage sourse should be connected to EXTAL, leaving XTAL physically unconnected (see Figure ) to the board or socket The rise and fall time of this external clock should be ns maximum XTAL EXTAL EXTAL XTAL R R1 R2 C1 C XTAL1 C L1 C2 XTAL1 C3 3rd Overtone Crystal Oscillator Fundamental Frequency Crystal Oscillator Suggested Component Values R = 680K10% C = 20 pF20% Suggested Component Values R1 = 470K10% R2 = 330K10% µ ± C1 = 0.1F20% ± C2 = 26 pF20% ± C3 = 20 pF10% µ ± L1 = 2.37H10% XTAL = 40MHz, AT cut, 20pF load, Ω 50 max series resistance Ω ± Ω ± Figure Crystal Oscillator Circuits EXTAL ETH Midpoint VIHC ETL ETc VILC NOTE: The midpoints is VILC +0.5 (VIH –VILC) Table Clock Operation 40 MHz (a)Symbol Characteristics (b) XII N u Min Frequency of Operation (EXTAL Pin) Clock Input High (See Note) • with PLL disabled (46.7%-53.3% duty cycle) • with PLL enabled (42.5%-57.5% duty cycle) Clock Input Low (See Note) • with PLL disabled (46.7%-53.3% duty cycle) • with PLL enabled (42.5%-57.5% duty cycle) • • Clock Cycle Time with PLL disabled with PLL enabled Ef ETH Intruction Cycle Time = ICYC = x TC (See Note) • with PLL disabled • with PLL enabled (c) (d) Max Min 40 66 11.7 ∞ 7.09 ∞ 10.5 µ 6.36 235.5s 11.7 ETL 10.5 ∞ µ 25 25 ∞ µ ICYC 50 50 ∞ MHz ns µ 235.5s 7.09 6.36 235.5s ETC (e) Max 235.5s 66 MHz ∞ ns µ 235.5s 7.09 6.36 ∞ ns µ 235.5s ns µ 819.2s NOTE: External Clock Input High and External Clock Input Low are measured at 50% of the input transition Phase-Locked Loop (PLL) XIV XIII Table Phase-Locked Loop Characteristics (i) VCO frequency when PLL enabled PLL external capacitor (PCAP pin to VCCP) Expression Min Max Unit MF x Ef (See Notes 1,2) MF x CPCAP (Se note 4) 10 F (See Note 3) MHz MF x 340 MF x 380 MF x480 MF x 970 ≤ @ MF4 @ MF > PF NOTE: The ”E” in ETH, ETL, and ETC means external MF is the PCTL Multiplication Factor bits (MF0 - MF11) DF is the PCTL Division Factor bits (DF0 – DF3) The maximum VCO frequency is limitedto the internal operation frequency CPCAP is the value of the PLL ≤ capacitor (connected between PCAP pin and VCCP ) for MF = The recommended value for C PCAP is 400pF for MF and 540pF for MF > Reset, Stop, Mode Select, and Interrupt Timing VCC = 5.0 Vdc10%, TJ = -40oC to +105oC, CL ± = 50pF + TTL Loads WS = Number of wait states (1 WS = T C) programmed into external bus access using BCR (WS = – 15) Table Reset, Stop, Mode Select, And Interrupt Timing Num RESET Characteristics Delay from Assertion to Address High Impedanse (periodically sampled and not 100% tested) Minimum Stabilization Duration • Internal Oscillator PLL disabled (See Note 1) RESET • External Clock PLL disabled (See Note 2) • External Clock PLL Enabled (See Note 2) Delay from Asynchronuos Deassertion to First External Address Output (Internal Reset Deassertion) Synchronous Reset RESET Setup Time from Deassertion to CKOUT transition 40/66MHz Min Max - 26 ns 75000xTC - ns 25xTC - ns 2500xTC - ns 8xTC 9xTC+20 ns 8.5 TC ns #1 Synchronous Reset Delay Time from the CKOUT transition #1 to the First External Address Output 8xTC 8xTC+6 ns Mode Select Setup Time 21 - ns Mode Select Hold Time - ns Minimum Edge – Triggered Interrupt Request IRQA , IRQB, NMI Assertion Width Minimum Edge – Triggered Interrupt Request Deassertion Width Delay from Assertion to External Memory Access Address Out Valid • Cause by First Interrupt Instruction Fetch IRQA, IRQB, NMI • Cause by First Interrupt Instruction Execution Delay from Assertion to General Purpose Transfer Output Valid caused by Fisrt Interrupt Instruction Execution Delay from Address Output Valid Caused by Fisrt Interrupt Inctrustion to Interrupt Request Deassertion for LevelRD Sensitive Fast Interrupts(See Note 3) Delay from Assertion to Interrupt Request Deassertion for LevelWR Sensitive Fast Interrupts(See Note 3) Delay from Assertion to Interrupt Request Deassertion for Level Sensitive Fast Interrupts • WS = • WS > (See Note 3) 13 - ns 13 - ns 5xTC+TH - ns 9xTC+TH - ns 11xTC+TH - ns - 2xTC+TL+ (TCxWS) -23 ns - 2xTC + (TCxWS) -21 ns - 2xTC –21 TC+TL+ (TCxWS) -21 ns ns - ns ns 10 TL –31 (2xTC)+ TL -31 TC 13 xTC+TH 13 xTC+TH+ ns 10 11 12 13 14 15 16 17 Delay from General-Purpose Output Valid to Interrupt Request Deassertion for Level Sensitive Fast Interrupts - If second Interrupt Instruction is: • Single Cycle • Two Cycles IRQA, IRQB, NMI (See Note 3) Synchronous Interrupt Setup Time from Assertion to the CKOUT transition #2 Synchronous Interrupt Delay Time from the CKOUT transition #2 to the First External Address Output Valid caused by the First ns 18 19 20 21 Instruction Fetch after coming out of Wait State Duration for IRQA Assertion to Recover from Stop State Delay from IRQA Assertion to Fetch of First Interrupt Instruction (when exiting ’Stop’) • Internal Crystal Oscillator Clock, OMR bit = • Stable External Clock, OMR bit =1 • Stable External Clock, PCTL bit 17=1 (See Note 3) Duration of Level IRQA Sensitive Assertion to ensure interrupt service (when exiting ’Stop’) • Internal Crystal Oscillator Clock, OMR bit = • Stable External Clock, OMR bit =1 • Stable External Clock, PCTL bit 17=1 (See Note 3) Delay from Level IRQA Sensitive Assertion to Fetch of First Interrupt Instruction (when exiting ’Stop’) • Internal Crystal Oscillator Clock, OMR bit = • Stable External Clock, OMR bit =1 • Stable External Clock, PCTL bit 17=1 (See Note 3) 12 - ns 65548xTC 20 xTC 13 xTC - ns - ns ns 65534xTC xTC+TL 12 - ns - ns ns 65548xTC 20 xTC 13 xTC - ns - ns ns NOTE: A clock stabilization delay is required when using the on-chip crystal oscillator in two cases: • after power-on reset, and • when recovering from Stop mode During this stabilization period,TC, TH, TL will not be constant Since this stabilization period varies, a delay of 75,000 x T C is typically allowed to assure that the oscillator is stable before executing programs Circuit stabilization delay is required during reset when using an external clock in two cases: • after power-on reset, and • when recovering from Stop mode When using fast interrupt and and IRQA IRQB are defined as level – sensitive, then timings 19 through 22 apply to prevent multiple interrupt service To avoid these timing restrictions, the deassertive edge-triggered mode is recommended when using fast interrupt Long interrupts are recommended when using level-sensitive mode Host I/O Timing VCC = 5.0 Vdc10%, TJ = -40oC to +105oC, CL ± = 50pF + TTL Loads Active allow lines should be “pulled up” in a manner consistent with the AC nad DC specifications Table 10 Num Host I/O Timing Characteristics Assertion Width HEN / HACK (See Note 1) • CVR, ICCR, ISR, RXL Read • IVR, RXH/M Read • Write Deassertion HEN / HACK Width (See Note 1) • Between Two TXL Writes(See Note2) • Between Two CVR, ICR, ISR, RXL Reads (See Note 3) Host Data Input HEN / HACK Setup Time BeforeDeassertion Host Data Input HEN / HACK Hold Time After Deassertion Assertion to HEN / HACK Output Data Active from High Impedance Assertion to HEN / HACK Output Data Valid Deassertion to HEN / HACK Output Data High Impedance (See Note 5) Output Data HEN / HACK Hold Time After Deassertion (See Note 6) Low Setup Time HR HEN / W Before Assertion 10 11 12 Low Hold Time HR HEN / W After Deassertion High Setup Time HR HEN / W to Assertion Hold Time After HR HEN / W Deassertion 40/66MHz Min Max TC+31 26 13 - ns 13 x TC + 31 x TC + 31 - ns ns ns - ns - ns - ns - 26 ns - 18 ns 2.5 - ns - ns 3 - ns ns ns 13 14 15 16 17 18 19 HA0 – HA2 Setup HEN Time Before Assertion HA0 – HA2 Hold HEN Time After Deassertion DMA Assertion to HACK HREQ Deassertion (See Note 4) DMA Deassertion HACK HREQ to Assertion (See Notes 4, 5) • for DMA RXL Read • for DMA RXL Write • all other cases Delay from HREQ HEN Deassertion to Assertion for RXL Read (See Notes 4, 5) Delay from HREQ HEN Deassertion to Assertion for RXL Write (See Notes 4, 5) Delay from HREQ HEN Assertion to Deassertion for RXL Read , TXL Write (See Notes 4, 5) - ns - ns 45 ns TL+TC+TH TL+TC TL+TC+TH - ns ns ns ns TL+TC - ns 58 ns (i) NOTE: See Host Port Considerations in the section on Design Considerations This timing must be adhered to only HREQ if two consecutive writes to the TXL are executed without polling TXDE or This timing must be adhered to only HREQ if two consecutive reads from one of these registers are executed without polling the corresponding status bits or Ω HREQ is pulled up by a 1K resistor Specifications are periodically sampled and not 100% tested May decrease to ns for future versions Serial Communication Interface(SCI) Timing VCC = 5.0 Vdc10%, TJ = -40oC to +105oC, CL ± = 50pF + TTL Loads TSCC = Synchronous Clock Cycle Time (for internal clock, tSCC is determined by the SCI clock control register and TC) The minimum tSCC value is x TC Table 11 SCI Synchronous Mode Timing Num Characteristics 40/66MHz Min Max x TC - ns Synchronous Clock Cycle – tSCC Clock Low Period tSCC/2–10.5 - ns Clock High Period tSCC/2–10.5 - ns < intentionally blank> Output Data Setup to Clock Falling Edge (Internal Clock) Output Data Hold After Clock Rising Edge (Internal Clock) Input Data Setup Time Before Clock Rising Edge (Internal Clock) Input Data Not Valid Before Clock Rising Edge (Internal Clock) Clock Falling Edge to Output Data Valid (External Clock) Input Data Hold After Clock Rising Edge (External Clock) Input Data Setup Time Before Clock Rising Edge (External Clock) Input Data Hold Time After Clock Rising Edge (External Clock) tSCC/4 +TL – 26 tSCC/4 –TL – tSCC/4 +TL +23 - - ns - ns - ns ns - tSCC/4 +TL – 5.5 32.5 TC +8 - ns 16 - ns 21 - ns 10 11 12 Num ns Table 12 SCI Asynchronous Mode Timing – 1X Clock Characteristics 40/66MHz Min Max 64 x TC - ns Asynchronous Clock Cycle – tACC Clock Low Period tACC/2–11 - ns Clock High Period tSCC/2–11 - ns < intentionally blank> Output Data Setup to Clock Rising Edge (Internal Clock) tACC/2 – 51 - ns Output Data Hold After Clock Rising Edge (Internal Clock) tACC/2 – 51 - ns Synchronous Serial Interface (SSI) Timing VCC = 5.0 Vdc10%, TJ = -40oC to +105oC, CL ± = 50pF + TTL Loads tSSIC = SSI clock cycle time TXC(SCK pin) = Transmit Clock RXC(SC0 or SCK pin) = Receive clock FTS(SC2 pin) = Transmit Frame Sync FSR(SC1 or SC2 pin) = Receive Frame Sync i ck = Internal Clock x ck = External Clock g ck = Gated clock i ck a = Internal Clock, Asynchronous Mode (Asynchronous implies that STD and SRD are two differrent clocks) i ck s = Internal Clock, Synchronous Mode (Synchronous implies that STD and SRD are two same clocks) bl = bit length wl = word length Table 13 SSI Timing Num Characteristics Clock Cycle – tSSICC (See Note 1) Clock High Period Clock Low Period < intentionally blank> RXC Rising Edge to FSR Out(bl) High RXC Rising Edge to FSR Out(bl) Low RXC Rising Edge to FSR Out(wl) High RXC Rising Edge to FSR Out(wl) Low Data In Setup Time Before RXC (SCK in Synchronous Mode)Falling Eddge Data In Hold Time After RXC Falling Eddge FSR Input (bl) High Before RXC 10 11 40/66MHz Min Max x TC x TC TSSICC/2-10.8 TC + T L TSSICC/2-10.8 TC + T L 3.3 15.8 13 18 3.3 0.8 40.8 25.8 35.8 25.8 35.8 25.8 35.8 25.8 - i ck x ck i ck x ck i ck x ck x ck i ck a x ck i ck a x ck i ck a x ck i ck a x ck i ck a i ck s x ck i ck x ck ns ns ns ns ns ns ns ns ns ns 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 Falling Edge FSR Input (wl) High Before RXC Falling Edge FSR Input (bl) Hold Time After RXC Falling Edge Flags Input Setup Before RXC Falling Edge Flags Input Hold Time After RXC Falling Edge TXC Rising Edge to FST Out(bl) High TXC Rising Edge to FST Out(bl) Low TXC Rising Edge to FST Out(wl) High TXC Rising Edge to FST Out(wl) Low TXC Rising Edge to Data Out Enable from High Impedance TXC Rising Edge to Data Out Valid TXC Rising Edge to Data Out High Impedance (See Note 2) TXC Falling Edge to Data Out High Impedance (See Note 2) FST input (bl) Setup Time Before TXC Falling Edge FST input (wl) to Data Out Enable from High Impendance FST input (wl) Setup Time Before TXC Falling Edge FST input (bl) Hold Time After TXC Falling Edge Flag Output Valid After TXC Rising Edge 17.4 3.3 18.3 18.3 3.3 0.8 16.7 18.3 3.3 - 31.6 15.8 33.3 18.3 30.8 18.3 33.3 18.3 33.3+TH 20.8 33.3+TH 22.4 35.8 20.8 TC+TH i ck a x ck i ck a x ck i ck x ck i ck s x ck i ck s x ck i ck x ck i ck x ck i ck x ck i ck x ck i ck x ck i ck x ck i ck g ck 0.8 18.3 - 30.8 x ck i ck 0.8 20.0 18.3 3.3 - 32.5 20.8 x ck i ck x ck i ck x ck i ck ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns NOTE: For internal clock, External Clock Cycle is defined by ICYC and SSI control register Periodically sampled, and not 100% tested [...]... các điều kiện cho phép bộ xử lý hoạt động tại một tốc độ bộ nhớ thấp, các trạng thái chờ có thể được thêm vào truy xuất bộ nhớ ngoài để giảm năng lượng một cách có ý nghóa khi bộ xử lý truy xuất các bộ nhớ này II Giao tiếp cổng A: Bộ xử lý DSP56002 có thể truy xuất một hoặc nhiều nguồn bộ nhớ của nó (bộ nhớ xử lý X,Y và bộ nhớ chương trình P) khi nó thực hiện một lệnh Các nguồn bộ nhớ có thể ở bên trong... xuất bộ nhớ dữ liệu và chương trình ngoài D0 – D23 ở trạng thái tổng trở cao khi tín hiệu cấp bus được khẳng đònh 2 Điều khiển bus cổng A: Các tín hiệu điều khiển bus cổng A cung cấp một phương tiện để kết nối với các chủ bus phụ (có thể là DSP56002 phụ, các bộ xử lí, các bộ điều khiển truy xuất bộ nhớ trực tiếp P, …) thông qua cổng A đến DSP56002 Chúng là ba trạng thái trong suốt thời gian reset và. .. (bit được đặt bằng 0) hoặc ngỏ ra (bit được đặt bằng 1) Nếu một chân được cấu hình như một ngỏ vào GPIO và bộ xử lý đọc PBD thì bộ xử lý sẽ ghi nhận mức logic trên chân Nếu bộ xử lý ghi vào PBD thì dữ liệu được chốt ở đó nhưng không xuất hiện trên chân vì lúc này đang ở trạng thái HiZ Nếu một chân được cấu hình như một đầu ra GPIO và bộ xử lý đọc PBD thì ghi nhận nội dung của PBD thay vì mức logic trên... khối bộ đếm thời gian /sự kiện Khi chân TIO được sử dụng như đầu vào, khối có chức năng như một bộ đếm sự kiện bên ngoài hoặc nó đo độ rộng xung/chu kì tín hiệu bên ngoài Khi TIO được sử dụng như đầu ra, khối có chức năng như một bộ đinh thời và tín hiệu trên chân TIO là xung nhòp đònh thời MÔ TẢ CHỨC NĂNG DSP56002 Chương này đề cập đến các chế độ đònh đòa chỉ và cấu trúc bộ xử lí DSP56002 Cấu trúc bộ. .. thực thi: DSP56002 gồm ba đơn vò thực thi ALU dữ liệu, PCU và AGU 3 Cổng mở rộng bộ nhớ: (cổng A ) Cổng mở rộng bộ nhớ bao gồm một tuyến đòa chỉ 16-bit, một tuyến dữ liệu hai chiều 24-bit và các tín hiệu điều khiển Nó được dùng để giao tiếp với bộ xử lí DSP56002 để mở rộng bộ nhớ hay thiết bò ngoại vi Những thiết bò ngoại vi này gồm RAM tónh tốc độ cao, thiết bò bộ nhớ thấp hơn, DSP khác và MPU khác... 0 II ĐƠN VỊ MAC VÀ LOGIC: Đơn vò MAC và LOGIC thực hiện tất cả các phép tính toán toán hạng của bộ xử lí DSP56002 như cộng, trừ, AND, OR, XOR và NOT Nó cho phép ba toán hạng nhập và cho kết quả 56 bit được chứa trong thanh ghi tích lũy A và B 1 Biểu diễn dữ liệu phân số bù 2: Đơn vò MAC và logic sử dụng dữ liệu phân số bù 2 trong thuật giải của DSP56002, trong đó phân số là một số bất kì mà độ lớn... đồng bộ hoá xung clock nội PLL thực hiện việc nhân tần số, loại bỏ tính bất đối xứng và chia nhỏ công suất II VÙNG MỞ RỘNG 1 Các bộ nhớ nội: Bộ xử lí DSP56002 có 6 bộ nhớ on-chip: RAM dữ liệu X, ROM dữ liệu X, RAM dữ liệu Y, ROM dữ liệu Y, RAM bộ nhớ chương trình và ROM bootstrap(tự khởi động) RAM dữ liệu X và Y là hai bộ nhớ nội 24-bit chiếm giữ 256 ô nhớ vò trí thấp nhất của khoảng đòa chỉ X và Y... đối với DSP56002 Bus đòa chỉ 16 bit trong XA YA Chọn bus đòa chỉ ngoài Bus đòa chỉ ngoài A0 –A15 PA Bus dữ liệu 24 bit bên trong XD YD Chọn bus dữ liệu ngoài Bus dữ liệu ngoài D0 –D15 PD Tín hiệu điều khiển Bus GD Logic điều khiển bus ngoài RD WR PS DS X/Y BN BR BG WT BS PORT A CỦA DSP56002 1.Bus dữ liệu &bus đòa chỉ cổng A: Các tín hiệu bus dữ liệu và đòa chỉ cổng A điều khiển việc truy xuất bộ nhớ... trúc bộ vi xử lí DSP56002 gồm ba đơn vò thực thi trung tâm: đơn vò thực thi dữ liệu số học logic (ALU), đơn vò điều khiển chương trình, đơn vò cấp phát đòa chỉ Ba chế độ đònh đòa chỉ của bộ xử lí DSP56002: thanh ghi trực tiếp, đặc biệt, và thanh ghi gián tiếp Đồng thời, trong chương này còn mô tả các mã lệnh để điều khiển chọn chế độ hoạt động cho các Port của DSP và các thanh ghi trong của DSP56002. .. phải lớn hơn hay bằng 0 và nhỏ hơn 1 2 Sự làm tròn: Đơn vò MAC và LOGIC có thể làm tròn hội tụ phần thấp nhất của thanh ghi tích lũy A0 và B0 vào phần cao nhất A1 và B1 III BỘ DỊCH TÍCH LŨY: Bộ dòch tích lũy nhận ngõ nhập 56 bit và xuất kết quả 56 bit Bộ dòch tích lũy có thể dòch toán hạng dữ liệu sang trái một bit, sang phải một bit hay không dòch gì cả IV BỘ DỊCH/GIỚI HẠN DỮ LIỆU: Bộ dòch/giới hạn