TTLA Thuật toán đồng bộ và giải mã dữ liệu trong máy thu IRUWB tốc độ thấp

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI TRẦN MẠNH HOÀNG THUẬT TOÁN ĐỒNG BỘ VÀ GIẢI MÃ DỮ LIỆU TRONG MÁY THU IR-UWB TỐC ĐỘ THẤP Chuyên ngành: Kỹ thuật viễn thông Mã số: 62520208 TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT VIỄN THÔNG Hà Nội – 2016 Công trình hoàn thành tại: Trường Đại học Bách khoa Hà Nội Người hướng dẫn khoa học: PGS TS Phạm Văn Bình PGS Vũ Quý Điềm Phản biện 1: Phản biện 2: Phản biện 3: Luận án bảo vệ trước Hội đồng đánh giá luận án tiến sĩ cấp Trường họp Trường Đại học Bách khoa Hà Nội Vào hồi …… giờ, ngày … tháng … năm ……… Có thể tìm hiểu luận án thư viện: Thư viện Tạ Quang Bửu - Trường ĐHBK Hà Nội Thư viện Quốc gia Việt Nam Phần mở đầu Giới thiệu chung UWB 1.1 Khái niệm UWB Truyền thông băng siêu rộng (UWB) kĩ thuật truyền tín hiệu vô tuyến dải băng tần siêu rộng (không cần cấp phép) với mức công suất thấp sơ đồ thu/phát gần hoàn toàn số; thường có độ phức tạp công suất tiêu thụ thấp, truyền liệu tốc độ cao tốc độ thấp với độ xác cao 1.2 Tình hình nghiên cứu UWB giới Việt Nam Việc triển khai UWB thực tế nhiều thách thức (i) chi phí triển khai lớn, (ii) máy thu phức tạp hay (iii) khó thực ước lượng kênh đồng tín hiệu Hiện nay, có hai hướng phát triển sử dụng kĩ thuật truyền tham chiếu (TR) thiết kế tối ưu xử lý băng gốc để đạt độ phức tạp tính toán công suất tiêu thụ thấp Tại Việt Nam, phần nhiều hướng nghiên cứu UWB tập trung vào thiết kế anten mạch tạo xung theo kĩ thuật chaotic UWB mà quan tâm đến thuật toán xử lý tín hiệu thiết kế xử lý băng gốc cho máy thu IR-UWB Tính cần thiết luận án vấn đề giải Những đột phá công nghệ số thời gian gần kéo theo xuất rộng khắp thiết bị điện tử cá nhân sống ngày Yêu cầu đặt với thiết bị kích thước nhỏ gọn, tiết kiệm lượng, trao đổi thông tin qua sóng vô tuyến truyền liệu có độ tin cậy cao với tốc độ thỏa mãn yêu cầu ứng dụng Mặt khác, nguồn tài nguyên tần số ngày khan khiến cho việc phát triển kĩ thuật truyền dẫn không gây can nhiễu lên hệ thống có trở nên cấp thiết UWB xuất ứng viên có khả giải vấn đề vừa nêu Dù vậy, việc triển khai công nghệ cần vượt qua hàng loạt thách thức (i) khó khăn việc định dạng xung UWB, (ii) ước lượng kênh truyền phức tạp, (iii) cần sử dụng ADC tốc độ siêu cao đắt đỏ hay (iv) khó thực đồng tín hiệu Trong luận án này, tác giả hướng tập trung vào vấn đề cụ thể sau: • Vấn đề 1: phát triển thuật toán xử lý tín hiệu đơn giản hiệu cho máy thu TR-UWB, có khả triển khai thành công phần cứng • Vấn đề 2: phát triển thuật toán đồng tín hiệu cho máy thu UWB IEEE 802.15.4a, tiến tới việc chế tạo DSP băng gốc cho máy thu phần cứng Mục tiêu, đối tượng, phạm vi phương pháp nghiên cứu 3.1 Mục tiêu nghiên cứu • Đề xuất tối ưu hóa thuật toán xử lý tín hiệu cho máy thu UWB với độ tin cậy cao, độ phức tạp thấp, phù hợp cho ứng dụng WPAN tốc độ thấp • Thiết kế, kiểm tra triển khai thử nghiệm DSP băng gốc UWB FPGA 3.2 Đối tượng phạm vi nghiên cứu Đối tượng nghiên cứu: hệ thống thu/phát số IR-UWB với trọng tâm xử lý tín hiệu số băng gốc cho máy thu chia thành phần sau: • Các thuật toán xử lý tín hiệu cho máy thu IR-UWB: tách kí hiệu, đồng tín hiệu • Thiết kế số cho DSP băng gốc IR-UWB: thiết kế kiến trúc khối chức năng, thiết kế logic, tích hợp, kiểm tra triển khai hệ thống FPGA Phạm vi nghiên cứu: DSP băng gốc cho máy thu IR-UWB, từ nghiên cứu phát triển thuật toán (lý thuyết) đến triển khai phần cứng (thực hành) 3.3 Phương pháp nghiên cứu • Chất lượng thuật toán máy thu đánh giá sử dụng phương pháp MonteCarlo MATLAB • Các khối chức cho máy thu UWB thiết kế Simulink trước chuyển sang thiết kế logic FPGA tích hợp thành hệ thống chip • Các công cụ toán học sử dụng để kiểm tra hệ thống UWB • Hệ thống FPGA kết nối với môi trường Simulink/MATLAB để kiểm nghiệm tối ưu hóa Cấu trúc nội dung luận án Nội dung luận án gồm chương Chương giới thiệu tổng quan kỹ thuật UWB, phép phân tích SVD mô hình kênh IEEE 802.15.4a Chương đề xuất kịch truyền tham chiếu cho máy thu UWB thuật toán máy thu Chương triển khai thuật toán SVD phần cứng sử dụng khối CORDIC tự thiết kế cho máy thu TR-UWB cải tiến Chương phát triển thuật toán đồng cho máy thu UWB IEEE 802.15.4a, đồng thời triển khai máy thu HDL/FPGA Chương Tổng quan truyền thông băng siêu rộng 1.1 Những khái niệm Hệ thống UWB có băng thông B > 500 MHz hay B > 20%fc 1.1.1 Các phương án triển khai hệ thống UWB Hiện có hai phương pháp để triển khai hệ thống UWB: • Multiband (MB)-OFDM: sử dụng OFDM để chia băng thông thành băng con, sau kí tự liệu điều chế truyền sóng mang • Impulse-Radio (IR)-UWB: truyền xung hẹp miền thời gian (cỡ ns) mà không sử dụng sóng mang mức công suất phát thấp 1.1.2 Chuẩn hóa ứng dụng IEEE-SA thành lập hai nhóm chuẩn hóa: nhóm 802.15.3a cho ứng dụng tốc độ cao (đang tạm dừng hoạt động) nhóm 802.15.4a cho ứng dụng tốc độ thấp 1.2 Điều chế tín hiệu IR-UWB Phương pháp IR-UWB sử dụng hai kĩ thuật điều chế: PAM PPM 1.2.1 Máy thu RAKE Sử dụng dãy tương quan để nhân tín hiệu nhận với trễ xung mẫu, sau tổng hợp lại để xác định kí tự truyền Nhược điểm: ước lượng kênh truyền phức tạp, sử dụng ADC tốc độ cao 1.2.2 Máy thu truyền tham chiếu Kịch thu/phát tín hiệu, khung gồm hai xung phát xung tham chiếu xung mang tin Ưu điểm: không cần ước lượng kênh truyền ADC tốc độ cao, bỏ qua thao tác đồng phần tương tự máy thu 1.3 Những thách thức trình nghiên cứu • Phần cứng: biến dạng xung anten, chuyển đổi tương tự-số • Xử lý tín hiệu: đồng bộ, giải mã liệu (khi chưa biết kênh), ước lượng kênh 1.4 Thuật toán SVD Mọi ma trận X ∈ Cm×n phân tích thành: X = UΣVH với U, V ma trận trực giao Σ ma trận đường chéo 1.5 1.5.1 Mô hình kênh vô tuyến UWB Mô hình kênh Saleh-Valenzuela Các tia đến máy thu theo cụm tia cụm tuân theo tiến trình Poisson 1.5.2 Mô hình kênh UWB IEEE 802.15.4a Mô hình kênh UWB IEEE 802.15.4a tương tự mô hình kênh Saleh-Valenzuela, thay đổi số điểm: phân bố Poisson kết hợp cho tia cụm, số suy hao theo thời gian cụm phụ thuộc vào trễ, small-scale fading theo phân phối Nakagami block fading Chương Thuật toán đồng triển khai máy thu TR-UWB FPGA 2.1 Thuật toán đồng Thuật toán đồng hoạt động sau: đầu tiên, máy thu xác định vị trí bắt đầu khung; sau đó, tìm phân khung liệu đoạn tín hiệu thu kTs h2 (t)dt dương (hoặc Dựa nhận xét tất giá trị s ˙ (k−1)Ts âm) tùy theo dấu s, ta gom tất giá trị lại cách sử dụng cửa sổ trượt Ở đây, việc sử dụng cửa sổ trượt với chiều dài cửa sổ 1/3 chiều dài khung liệu (tức D) để cộng dồn lượng tín hiệu thu, sau thực tìm đỉnh để lúc hoàn thành hai thao tác trình đồng 2.2 Triển khai Simulink HDL Sử dụng phương pháp thiết kế dựa mô hình (MBD), đó: máy phát, kênh truyền số phần máy thu triển khai Simulink; thuật toán đồng giải mã tín hiệu triển khai phần cứng sử dụng Verilog HDL 2.2.1 Thiết kế Sau qua nhân tương quan, tín hiệu đưa tới DSP băng gốc gồm hai phần datapath controller (Hình 2.2) Mọi xử lý phần datapath điều khiển phần controller với sơ đồ máy trạng thái hữu hạn Hình 2.3 2.2.2 Triển khai ngôn ngữ mô tả phần cứng Bộ DSP băng gốc cho máy thu TR-UWB triển khai sử dụng ngôn ngữ Verilog HDL với đầu vào đầu (Bảng 2.1) File Verilog mô tả khối Hình 2.2 nạp vào mô hình Simulink Hình 2.1: Hệ thống thu phát TR-UWB Simulink Hình 2.2: Kiến trúc xử lý băng gốc 2.3 2.3.1 Tổng hợp mô Tổng hợp Thiết kế DSP băng gốc tổng hợp sử dụng Xilinx ISE với bit lượng tử hóa (Bảng 2.2) Hình 2.3: Lưu đồ FSM Cổng Vào / Ra Loại Số bit clk vào Boolean rst vào Boolean start vào Boolean sample_in vào Signed m data_bit Boolean Bảng 2.1: Các đầu vào/ra hệ thống Khối Mainblock Detect_max Number of Slice Registers 52 15 Number of slide LUTs 72 27 Number of fully used LUT-FF pairs 49 14 Number of bonded IOBs 33 33 400 MHz 300 MHz Max frequency Bảng 2.2: Báo cáo tổng hợp dòng Spartan XC6SLX45 package CSG324 Máy thu lấy N mẫu phân khung II tín hiệu xi (t) sau: D+(n+1)Ts h2 (t − D)dt = si · hn xi,n := xi (nTs ) = si (3.1) D+nTs đó, Ts = Tf 3N chu kì lấy mẫu hn hệ số kênh ”mới” (n+1)Ts h2 (t − D)dt hn = (3.2) nTs Gom mẫu khung thứ i thành vector thu mô hình liệu: x i = si · h (3.3) đó, xi = [xi,0 , xi,1 , , xi,N −1 ]T h = [h0 , h1 , , hN − 1]T Thuật toán ZF Khi biết thông tin kênh, thuật toán ZF cho máy thu xây dựng từ mô hình liệu (3.3) với giả thiết nhiễu đại lượng tương quan chéo nhiễu tín hiệu Khi đó, kí hiệu xác định bởi: si = signhT xi (3.4) Thuật toán cải tiến không sử dụng tín hiệu dẫn đường (blind) Xét trình thu/phát M kí tự liên tiếp với giả thiết kênh truyền không đổi quãng thời gian Đưa tất vector xi từ (3.3) thành ma trận, thu mô hình liệu cho nhiều kí hiệu: [x0 , x1 , , xM −1 ] = [s0 h, s1 h, , sM −1 h] (3.5) X = hsT (3.6) Áp dụng SVD cho ma trận X toán xấp xỉ hạng thu đồng thời hai vector h s; sau tách kí hiệu phép định cứng X = UΣVH , ˆs = signv0 11 (3.7) (a) (b) Hình 3.2: BER vs SNR cho thuật toán máy thu khác (a) khả chống sai lỗi thời gian máy thu cải tiến (b) Nhận xét Máy thu ZF sử dụng trọng số hi khác cộng dồn phần tử xi : phần tín hiệu lớn nhân với trọng số lớn tương xứng; máy thu có chất lượng tốt Kết mô Hình 3.2 (a) cho thấy thuật toán máy thu cải tiến có chất lượng tốt hẳn máy thu đơn giản từ dB - dB (được cải thiện N tăng) Tuy nhiên, N ≥ 8, chất lượng không cải thiện đáng kể Ngoài ra, khả chống sai lỗi thời gian máy thu cải tiến (Hình 3.2 (b)) tốt: hạn chế BER 0.5 dB 3.2 Thuật toán tính SVD Thuật toán tính SVD gồm hai bước: Bidiagonalization: đưa ma trận ban đầu dạng ma trận hai đường chéo, Diagonalization: đưa ma trận hai đường chéo dạng ma trận đường chéo 12 Kết thúc bước 2, phần tử đường chéo ma trận thu singular value ma trận ban đầu Hai bước chéo hóa ma trận sử dụng phép quay có tên Givens Rotation để xoay liên tiếp ma trận ban đầu dạng mong muốn cách nhân ma trận đầu vào với ma trận trực giao 3.3 Thuật toán CORDIC Thuật toán CORDIC xuất phát từ phép quay Givens Rotation góc quay θ thỏa mãn tan θ = ±2−i Lúc này, phép nhân với tan θ đơn giản hóa phép dịch bit Việc quay góc ngẫu nhiên thay việc quay liên tiếp nhiều góc nhỏ thỏa mãn điều kiện Giá trị tan−1 (2−i ) số lưu sẵn vào nhớ ROM phần cứng Như vậy, thuật toán CORDIC thể qua hệ ba phương trình:  −i   xi+1 = xi − si yi (3.8) yi+1 = yi − si xi 2−i  z = z − s tan−1 (2−i ) i+1 i i CORDIC làm việc hai chế độ: chế độ quay (Rotation) – vector quay góc xác định tham số đầu vào, chế độ Vector (Vectoring) – vector quay trục x ghi lại giá trị góc quay 3.4 Thuật toán CORDIC cải tiến Trên phần cứng, phép quay Givens Rotation thực khối CORDIC qua hai bước: • Bước 1: sử dụng khối CORDIC Vectoring cho cặp (xk , yk ), thu θ, • Bước 2: sử dụng N − khối CORDIC Rotation cho cặp lại với góc quay đầu vào θ Với cách thức trên, khối CORDIC Vectoring quay cặp (xk , yk ) xác định góc quay θ, khối CORDIC Rotation không hoạt động phải đợi giá trị đầu vào θ Như vậy, lực tính toán phần cứng không tận dụng triệt để, đồng thời cần có khối tính toán, xử lý góc quay θ 13 Để cải thiện điều này, vòng lặp CORDIC - Vectoring, cặp (xk , yk ) quay góc nhỏ dựa vào dấu yk số vòng lặp i Các tín hiệu điều khiển đồng thời đưa vào khối CORDIC lại để quay cặp phần tử khác vector đầu vào góc tương tự với cặp (xk , yk ) Như vậy, tất cặp vector đầu vào quay góc θ mà không cần sử dụng đến khối tính toán góc Do góc quay vòng lặp có giá trị xác định, góc quay tổng hợp sau số vòng lặp định thường không đạt tới giá trị góc cần quay Sai số tuyệt đối hai giá trị phụ thuộc vào vị trí vector đầu vào mặt phẳng Descartes (Hình 3.3): vector đầu vào thuộc góc phần tư thứ II III, sai số mắc phải lớn (xấp xỉ radian) tăng số vòng lặp lên nhiều (100 vòng lặp) Để khắc phục sai số này, cải tiến đưa quay vector đầu vào góc ±π/2 radian trước tiến hành phép quay CORDIC Hình 3.3: Sai số phép quay CORDIC phụ thuộc vào vị trí vector đầu vào Hình 3.4 cho thấy ảnh hưởng hai yếu tố định dạng liệu đầu vào số vòng lặp lên độ xác khối CORDIC phần cứng Kết mô cho thấy 14 Hình 3.4: Sai số phép quay CORDIC phụ thuộc vào định dạng liệu số vòng lặp định dạng dấu phẩy tĩnh 8.16 (gồm 16 bit sau dấu phẩy 12 bit trước dấu phẩy – bit thêm vào để chống tràn) 16 vòng lặp thích hợp để triển khai phần cứng Khi đó, phép quay Givens thực khối CORDIC 16 xung clock Sơ đồ ghép nối khối CORDIC cải tiến để thực phép quay Givens thể Hình 3.5, theo đó, tất N khối CORDIC hoạt động lúc (pipeline) dựa tín hiệu điều khiển từ khối điều khiển (CTRL) khối MUX Với thiết kế này, thời gian thực thi phép quay Givens phần cứng giảm từ 30 − 80% so với kiến trúc ban đầu (non-pipeline) tùy vào kích thước ma trận (Bảng 3.1) 15 mxn 4x3 8x4 16 x 32 x 16 64 x 32 k 10 20 10 20 10 20 10 20 10 20 # Operations per Second Non-pipeline (NSV D ) Pipeline (NSV D ) 265.957 312.499 143.678 156.249 147.058 208.332 86.206 104.166 49.407 89.284 31.806 44.642 16.005 25.986 11.563 20.832 4.798 6.296 3.875 6.296 NSV D /NSV D 1.174.999 1.087.499 1.416.664 1.208.331 1.807.127 1.403.559 1.623.662 1.801.597 1.312.277 1.624.524 Bảng 3.1: Số phép toán SVD/s X in [N-1:0] Y in [N-1:0] CORDIC CORDIC CORDIC · · · CORDIC MSB index ··· MUX X out [N-1:0] Y out [N-1:0] MSB ADD/SUB ctrl CTRL i/MUX ctrl Hình 3.5: Phép quay Givens sử dụng khối CORDIC cải tiến 16 Chương Thuật toán đồng cho máy thu UWB IEEE 802.15.4a 4.1 Cấu trúc khung tín hiệu IEEE 802.15.4a Khung tín hiệu UWB IEEE 802.15.4a cấu tạo ba phần: tiêu đề đồng (SHR) gồm hai đoạn SYNC SFD, tiêu đề lớp vật lí (PHR) phần liệu (PSDU) 4.2 Mô hình tín hiệu kiến trúc máy thu Sơ đồ khối máy thu UWB dò lượng non-coherent thể Hình 4.1 Các mẫu tín hiệu đầu ADC đưa vào khối xử lý tín hiệu số (DSP) để thực đồng giải mã tín hiệu Hình 4.1: Sơ đồ khối máy thu UWB dò lượng non-coherent Tín hiệu đầu vào ADC có dạng: y(t) = Nshr −1 i=0 4.3 Kpbs −1 c2k q(t − kTpr − iTpsym − τ0 ) + ny (t) (4.1) k=0 Thuật toán đồng tín hiệu Luận án đề xuất thuật toán đồng gồm hai bước: Đồng thô: từ t0 , máy thu nhảy đến vị trí t1 thuộc đoạn SYNC Đồng tinh: loại bỏ kí tự SHR (từ t1 ) để thu kí tự PHR 17 s(t) Frame SYNC SFD Frame n PHR+PSDU SYNC SFD PHR+PSDU t y(t) Frame SYNC SFD Frame n PHR+PSDU SYNC SFD PHR+PSDU t τ0 t1 t0 Coarse SYNC Fine SYNC tphr Hình 4.2: Các bước thực đồng tín hiệu 4.3.1 Đồng thô Quá trình đồng thô thực sau: • Máy thu tạo mẫu tương quan sc dựa Kpbs phần tử chuỗi {ck }: sc = [sc0 sc1 scLs −1 ] với scj = c2j/Ns , j = ÷ Ls − (4.2) • Tín hiệu y(nTs ) đầu ADC chia nhỏ thành nhóm Ls mẫu đem nhân với sc để thu mảng gi = [gi0 , gi1 , , gi(Q−1) ], đó: (k+1)N gik = scj · yij , k = 0, 1, , (Q − 1) (4.3) j=kN +1 • Tìm kiếm vị trí phần tử cực đại mảng gi : xuất K (K ≤ Nsync ) phần tử cực đại liên tiếp có vị trí, lựa chọn thời điểm bắt đầu nhóm mẫu thứ K/2 vị trí t1 cần tìm 4.3.2 Đồng tinh Thuật toán đồng tinh gồm hai giai đoạn chính: Ước lượng khoảng thời gian τ (tính từ t1 ) đến kí tự SYNC Loại bỏ kí tự SHR lại để nhận kí tự PHR 18 Ước lượng giá trị τ Hình 4.3: Cách thức ước lượng τ A Xác định độ trễ τh Đặt τh = mTpr + ε Kí hiệu m ˜ n ˜ ε giá trị ước lượng m nε (nε = ε/Ts ) Giá trị m nε xác định sau: m, nε = arg max {S[m, ˜ n ˜ ε ]} 0≤m ˜ ≤ Kpbs (4.4) 0≤n ˜ ε ≤ Ns − với S[m, ˜ n ˜ε] M M −1 i=0 Kpbs −1 c|k−m| ˜ ε +(k+iKpbs )Ns ) k=0 ˜ Kpbs y(tn B Xác định khoảng cách ∆ Đặt n∆ ∼ = ∆/Ts Máy thu xem xét vượt ngưỡng tổng: S [m, n ˜ε] M M −1 c2|k−m|K pbs i=0 k∈Γ(m) y(tn˜ ε + (k + iKpbs )Ns ) (4.5) Từ vị trí nε , máy thu nhảy ngược phía trái nback mẫu, sau bắt đầu tìm kiếm phía phải mẫu S [m, n ˜ ε ] có giá trị lớn ngưỡng λ (xác định ˆ = n∆ Ts với n∆ = nε − nεcross (Hình 4.4) công thức 4.6), kí hiệu nεcross Khi đó, ∆ 19 Hình 4.4: Dạng sóng S [m, n ˜ ε ] (bỏ qua tạp âm) λ = Ns −1 S [m, n ˜ε] (4.6) n ˜ ε =0 Kết thúc trình ước lượng giá trị τh ∆, máy thu xác định τ = τh − ∆ Xác định phần PHR Dễ dàng chứng minh tỉ số công suất phần SHR với phần PHR/PSDU xấp xỉ 3.75 Dựa vào quan sát trên, kí tự PHR phát sau: • Đặt ngưỡng α = f Psync , Psync công suất trung bình kí tự mào đầu số < f < 3.75 • Lần lượt so sánh công suất trung bình đoạn tín hiệu có chiều dài Tpsym (tính từ t1 + τ + Tpsym ) với α; tphr vị trí bắt đầu đoạn tín hiệu xảy vượt ngưỡng 20 Hình 4.5: Xác suất lỗi thuật toán đồng thô Ts thay đổi 4.4 4.4.1 Mô kết Đồng thô Hình 4.5 cho thấy độ xác thuật toán đồng thô không phụ thuộc vào tốc độ ADC Do đó, sử dụng ADC tốc độ thấp (ví dụ, fs = 62.5MHz với Ts = 16ns) mà không ảnh hưởng đến khả hoạt động thuật toán 4.4.2 Đồng tinh Độ xác thuật toán ước lượng τ trình bày luận án so với thuật toán [1] đề xuất thể Hình 4.6 Kết cho thấy, thuật toán đề xuất hoạt động tốt (có độ xác cao thuật toán [1]) chu kì lấy mẫu lớn (Ts = 8ns 16ns) D’Amico, Mengali and Taponecco, ”TOA estimation with the IEEE 802.15 4a standard”, IEEE Transactions on Wireless Communications, vol 9, no 7, pg 2238-2247, 2010 21 (a) (b) Hình 4.6: Xác suất lỗi thuật toán ước lượng giá trị τ với Ts ∈ {4, 2}ns (a) Ts ∈ {16, 8}ns (b) Hình 4.7: Xác suất lỗi thuật toán phát PHR với giá trị Ts khác Hiệu hoạt động thuật toán phát phần PHR với giá trị Ts khác thể Hình4.7 cho thấy ảnh hưởng Ts lên độ xác thuật toán không đáng kể Điều chứng tỏ thuật toán hoạt động tốt với ADC tốc độ thấp 22 (a) (b) Hình 4.8: Kết hiển thị dạng sóng (a) kết thử nghiệm thiết kế FPGA (b) với kênh truyền SNR = dB 4.5 4.5.1 Triển khai khối đồng cho máy thu UWB IEEE 802.15.4a FPGA Thiết kế khối đồng HDL A Yêu cầu kĩ thuật Dữ liệu vào: số nguyên bit không dấu; Dữ liệu ra: dạng nhị phân bit không dấu; Tốc độ xung nhịp yêu cầu: 62.5 MHz B Thiết kế mô hình FSM cho khối đồng C Mô tả kĩ thuật 4.5.2 Tổng hợp triển khai thử nghiệm FPGA Kiểm tra chức khối đồng Kết trình đồng mô Simulink/HDL để kiểm tra chức khối đồng thể Triển khai FPGA 23 Kết luận chung hướng nghiên cứu Những kết đạt • Kịch TR-UWB: trình bày thuật toán cho máy thu TR-UWB đơn giản sử dụng phương pháp cửa sổ trượt triển khai thành công thuật toán FPGA với độ xác cao Ưu điểm: linh hoạt việc thay đổi cấu hình cho phù hợp với lực phần cứng (vẫn có khả hoạt động tốt sử dụng ADC với tốc độ lấy mẫu số bit lượng tử hóa thấp) Tác giả giới thiệu thuật toán máy thu cải tiến không dùng tín hiệu dẫn đường dựa kĩ thuật SVD để nâng cao độ xác (độ lợi từ 2-4 dB so với máy thu đơn giản) triển khai thành công phép tính toán SVD FPGA sử dụng khối CORDIC tự thiết kế • Kịch UWB IEEE 802.15.4a: phát triển thuật toán đồng tín hiệu hoàn chỉnh cho máy thu UWB IEEE 802.15.4a mà không cần sử dụng ADC tốc độ cao loại bỏ thao tác đo công suất tạp âm phức tạp; triển khai thành công máy thu sử dụng thuật toán phần cứng HDL/FPGA Hướng nghiên cứu • Kiểm chứng khả hoạt động thuật toán đề xuất môi trường • Phát triển thuật toán đồng hiệu khả thi cho hệ thống đa người dùng 24 DANH MỤC CÁC CÔNG TRÌNH ĐÃ CÔNG BỐ CỦA LUẬN ÁN Tran Manh Hoang, Luong Duc Bang, Nguyen Hong Son, Le Tuan Nam, Dang Quang Hieu (2012), “Impulse-Radio Ultra-Wideband Communications From Signal Processing Perspectives”, Journal of Science & Technology, pg 54-60, no 88 Hai Viet Nguyen, Manh Hoang Tran (2012), “Synchronization Algorithm and FPGA Implementation for Transmit-Reference UWB Receiver”, The Fourth International Conference on Communications and Electronics (ICCE) 2012, pg 506-511 Tan Nghia Duong, Minh Tu Hoang, Quang Hieu Dang, Manh Hoang Tran (2013), “A Practical Synchronization Algorithm for IEEE 802.15.4a UWB Receivers”, The 2013 International Conference on Advanced Technologies for Communications (ATC’13), pg 170-175 Tran Manh Hoang, Pham Van Binh (2014), “An Improved Blind Algorithm for Transmit-Reference UWB Receivers”, Journal of Science & Technology (Technical Universities), pg 118-121, no 101 Tran Manh Hoang, Ta Xuan Tung, Hoang Phuong Chi, Dang Quang Hieu, Nguyen Duc Minh (2014), “Implementation of Singular Value Decomposition in Hardware”, Journal of Science & Technology (Technical Universities), pg 31-36, no 103 Tran Manh Hoang, Ha Van Phu, Hoang Phuong Chi, Dang Quang Hieu, Nguyen Duc Minh (2015), "Hardware Implementation of a UWB 802.15.4a Receiver", Journal of Science & Technology (Technical Universities), pg 36-40, no 104 [...]... đổi 4.4 4.4.1 Mô phỏng và kết quả Đồng bộ thô Hình 4.5 cho thấy độ chính xác của thu t toán đồng bộ thô không phụ thu c vào tốc độ của bộ ADC Do đó, có thể sử dụng bộ ADC tốc độ thấp (ví dụ, fs = 62.5MHz với Ts = 16ns) mà không ảnh hưởng đến khả năng hoạt động của thu t toán 4.4.2 Đồng bộ tinh Độ chính xác của thu t toán ước lượng τ được trình bày trong luận án so với thu t toán do [1] 1 đề xuất được... khai khối đồng bộ cho máy thu UWB IEEE 802.15.4a trên FPGA Thiết kế khối đồng bộ bằng HDL A Yêu cầu kĩ thu t Dữ liệu vào: số nguyên 8 bit không dấu; Dữ liệu ra: dạng nhị phân 1 bit không dấu; Tốc độ xung nhịp yêu cầu: 62.5 MHz B Thiết kế mô hình FSM cho khối đồng bộ C Mô tả kĩ thu t 4.5.2 Tổng hợp và triển khai thử nghiệm trên FPGA Kiểm tra chức năng của khối đồng bộ Kết quả của quá trình đồng mô phỏng... hoạt động khá tốt khi sử dụng bộ ADC với tốc độ lấy mẫu và số bit lượng tử hóa thấp) Tác giả đã giới thiệu một thu t toán máy thu cải tiến không dùng tín hiệu dẫn đường dựa trên kĩ thu t SVD để nâng cao độ chính xác (độ lợi từ 2-4 dB so với máy thu đơn giản) và triển khai thành công phép tính toán SVD trên FPGA sử dụng khối CORDIC tự thiết kế • Kịch bản UWB IEEE 802.15.4a: phát triển một thu t toán đồng. .. toán đồng bộ tín hiệu hoàn chỉnh cho máy thu UWB IEEE 802.15.4a mà không cần sử dụng bộ ADC tốc độ cao và loại bỏ được thao tác đo công suất tạp âm phức tạp; triển khai thành công máy thu sử dụng thu t toán này trên phần cứng HDL/FPGA Hướng nghiên cứu tiếp theo • Kiểm chứng khả năng hoạt động của thu t toán được đề xuất trong các môi trường mới • Phát triển thu t toán đồng bộ mới hiệu quả và khả thi... trên toàn bộ khung trong khi dữ liệu có ích chỉ nằm trong phân khung II và phần tín hiệu có ích này không phân bố đều mà suy giảm theo hàm mũ Có thể giải quyết hai vấn đề này nhờ thay đổi thu t toán máy thu Hình 3.1: Một khung tín hiệu x(t) tại phía thu 3.1.2 Các thu t toán máy thu cải tiến Sử dụng kĩ thu t ”integrate-and-dump” với nhiều hơn một mẫu trên một khung Mỗi khung có 3N mẫu, nhưng máy thu chỉ... 4.7: Xác suất lỗi của thu t toán phát hiện PHR với các giá trị Ts khác nhau Hiệu quả hoạt động của thu t toán phát hiện phần PHR với các giá trị Ts khác nhau được thể hiện trên Hình4.7 cho thấy ảnh hưởng của Ts lên độ chính xác của thu t toán là không đáng kể Điều này chứng tỏ thu t toán có thể hoạt động tốt với bộ ADC tốc độ thấp 22 (a) (b) Hình 4.8: Kết quả hiển thị dạng sóng (a) và kết quả thử nghiệm... đoạn SYNC và SFD, tiêu đề lớp vật lí (PHR) và phần dữ liệu (PSDU) 4.2 Mô hình tín hiệu và kiến trúc máy thu Sơ đồ khối của máy thu UWB dò năng lượng non-coherent được thể hiện trên Hình 4.1 Các mẫu tín hiệu tại đầu ra bộ ADC được đưa vào khối xử lý tín hiệu số (DSP) để thực hiện đồng bộ và giải mã tín hiệu Hình 4.1: Sơ đồ khối của máy thu UWB dò năng lượng non-coherent Tín hiệu tại đầu vào bộ ADC có... bộ ADC có dạng: y(t) = Nshr −1 i=0 4.3 ai Kpbs −1 c2k q(t − kTpr − iTpsym − τ0 ) + ny (t) (4.1) k=0 Thu t toán đồng bộ tín hiệu Luận án đề xuất một thu t toán đồng bộ gồm hai bước: 1 Đồng bộ thô: từ t0 , máy thu nhảy đến một vị trí t1 thu c đoạn SYNC 2 Đồng bộ tinh: loại bỏ các kí tự SHR (từ t1 ) để thu được kí tự PHR đầu tiên 17 s(t) Frame 1 SYNC SFD Frame n PHR+PSDU SYNC SFD PHR+PSDU 0 t y(t) Frame... 1]T Thu t toán ZF Khi biết được thông tin về kênh, thu t toán ZF cho máy thu được xây dựng từ mô hình dữ liệu (3.3) với giả thiết nhiễu và các đại lượng tương quan chéo giữa nhiễu và tín hiệu bằng 0 Khi đó, mỗi kí hiệu được xác định bởi: si = signhT xi (3.4) Thu t toán cải tiến không sử dụng tín hiệu dẫn đường (blind) Xét quá trình thu/ phát M kí tự liên tiếp với giả thiết kênh truyền không đổi trong. .. phụ thu c vào vị trí của vector đầu vào Hình 3.4 cho thấy ảnh hưởng của hai yếu tố định dạng dữ liệu đầu vào và số vòng lặp lên độ chính xác của khối CORDIC trên phần cứng Kết quả mô phỏng cho thấy 14 Hình 3.4: Sai số của phép quay CORDIC phụ thu c vào định dạng dữ liệu và số vòng lặp định dạng dấu phẩy tĩnh 8.16 (gồm 16 bit sau dấu phẩy và 12 bit trước dấu phẩy – 4 bit được thêm vào để chống tràn) và ... thu c vào trễ, small-scale fading theo phân phối Nakagami block fading Chương Thu t toán đồng triển khai máy thu TR-UWB FPGA 2.1 Thu t toán đồng Thu t toán đồng hoạt động sau: đầu tiên, máy thu. .. hoạt động thu t toán 4.4.2 Đồng tinh Độ xác thu t toán ước lượng τ trình bày luận án so với thu t toán [1] đề xuất thể Hình 4.6 Kết cho thấy, thu t toán đề xuất hoạt động tốt (có độ xác cao thu t. .. 4.5: Xác suất lỗi thu t toán đồng thô Ts thay đổi 4.4 4.4.1 Mô kết Đồng thô Hình 4.5 cho thấy độ xác thu t toán đồng thô không phụ thu c vào tốc độ ADC Do đó, sử dụng ADC tốc độ thấp (ví dụ, fs