thiết kế hệ thống xử lý ảnh video trên FPGA (cyclone II)

thiết kế hệ thống xử lý ảnh video trên FPGA (cyclone II)

Đồ án sở GVHD: Th.s Cao Trần Bảo Thương GIỚI THIỆU ĐỀ TÀI Đề tài trình bày thiết kế hệ thống xử lý ảnh Video FPGA (Cyclone II) bao gồm thành phần: Thu nhận số hóa tín hiệu Video Analog, xử lý ảnh Video số, hiển thị lên VGA. Trong đề tài ngồi Cyclone II thành phần tích hợp Kit DE2 mà ta sử dụng là: Chip mã hóa tín hiệu Video Analog ADV7181B, SDRAM IS42S16400 để lưu trữ xuất frame ảnh hợp lý, cổng VGA (chip ADV7123) để hiển thị ảnh lên hình. Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương 1. GIỚI THIỆU VỀ NGƠN NGỮ VHDL VÀ FPGA 1.1 NGƠN NGỮ VHDL VHDL ngơn ngữ mơ tả phần cứng (hardware description language), mơ tả hành vi mạch điện hệ thống, từ mạch điện vật lý hệ thống thực thi. VHDL viết tắt VHSIC Hardware Description Language. Bản thân VHSIC viết tắt Very High Speed Integrated Circuits (mạch tích hợp tốc độ cao), lần sáng lập United State Department of Defense năm 80, sau tạo VHDL. Phiên VHDL 87, lần nâng cấp sau có tên HDL 93. VHDL ngơn ngữ mơ tả phần cứng ngun gốc chuẩn hóa Institue of Electrical and Electronics Engineers (IEEE), tới chuẩn IEEE 1076. Trong IEEE 1164, có chuẩn thêm vào giới thiệu hệ thống logic đa giá trị (multi-valued logic system). Động thúc đẩy dùng VHDL (hay dùng Verilog) VHDL ngơn ngữ độc lập chuẩn nhà cơng nghệ, nhà phân phối chúng có khả portable kế thừa cao (reusable). Hai ứng dụng trực tiếp VHDL mảng thiết bị logic lập trình (Programmable Logic Devices) (bao gồm CPLDs – Complex Programmable Logic Devices FPGAs – Field Programmable Gate Arrays). Mỗi mã nguồn VHDL viết, chúng dùng để thực thi mạch điện thiết bị lập trình (từ Altera, Xilinx, Almel, ) gửi đến xưởng chế tạo chíp ASIC. Hiện này, nhiều chip thương mại phức tạp (ví dụ microcontrollers ) thiết kế dựa cách tiếp cận này. Một điều ý VHDL trái ngược với chương trình máy tính thơng thường thực câu lệnh thực song song (concurrent). Vì lí đó, nên VHDL thường coi mã nguồn chương trình. Trong VHDL có câu lệnh đặt PROCESS, FUNCTION, hay PROCEDURE thực thi tuần tự. Một tiện ích lớn VHDL cho phép tổng hợp mạch điện hệ thống thiết bị khả lập trình (programmable devide) (PLD FPGA) hệ ASIC. 1.2 FPGA Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương FPGA (Field Programable Gate Arrays) thiết bị bán dẫn bao gồm khối logic lập trình gọi "Logic Block", kết nối khả trình. Các khối logic lập trình để thực chức khối logic AND, XOR, chức kết hợp phức tạp decoder phép tính tốn học. Trong hầu hết kiến trúc FPGA, khối logic bao gồm phần tử nhớ. Đó Flip-Flop nhớ hồn chỉnh hơn. Các kết nối khả trình cho phép khối logic nối với theo thiết kế người xây dựng hệ thống, giống bảng mạch khả trình. Một số kiến trúc FPGA cho phép cấu hình lại phần (partial re-configuration). Có nghĩa cho phép phần thiết kế cấu hình lại thiết kế khác tiếp tục hoạt động. Một ưu điểm khác FPGA, người thiết kế tích hợp vào xử lý mềm (soft processor) hay vi xử lý tích hợp (embedded processor). Các vi xử lý thiết kế khối logic thơng thường, mà mã nguồn hãng cung cấp, thực thi lệnh theo chương trình nạp riêng biệt, có ngoại vi thiết kế linh động ( khối giao tiếp UART, vào/ra đa chức GPIO, thernet .). Các vi xử lý lập trình lại (re-configurable computing) chạy. FPGA ứng dụng điển hình lĩnh vực như: xử lý tín hiệu số, xử lý ảnh, thị giác máy, nhận dạng giọng nói, mã hóa, mơ (emulation) .FPGA đặc biệt mạnh lĩnh vực ứng dụng mà kiến trúc u cầu lượng lớn xử lý song song, đặc biết mã hóa giải mã. FPGA sử dụng ứng dụng cần thực thi thuật tốn FFT, nhân chập (convolution), thay cho vi xử lý. Hiện cơng nghệ FPGA sản xuất hỗ trợ phần mềm hãng như: Xilinx, Altera, Actel, Atmel . Trong Xilinx Altera hãng hàng đầu. Xilinx cung cấp phần mềm miễn phí Windows, Linux, Altera cung cấp cơng cụ miễn phí Windows, Linux Solaris. 1.2.1 KIẾN TRÚC FPGA Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương Hình 1.1: kiến trúc FPGA Mỗi nhà sản xuất FPGA có riêng cấu trúc FPGA, nhìn chung cấu trúc thể giống hình bên trên. Cấu trúc FPGA bao gồm có configuration logic blocks (CLBs), configurable I/O blocks (IOB), programmable interconnect. Và tất nhiên, chúng có mạch clock để truyền tín hiệu clock tới logic block, thêm vào có logic resources ALUs, memory có decoders. Các phần tử lập trình FPGA có dạng RAM tĩnh (Static RAM) anti - fuses. Configurable I/O Blocks: Configurable Logic Blocks (CLBs) bao gồm Look-Up Tables (LUTs) linh động có chức thực thi logic phần tử nhớ dùng flip-flop chốt (latch). CLB thực phần lớn chức logic lưu trữ liệu, Configurable I/O Blocks: Input/Output Blocks (IOBs) điều khiển dòng liệu chân vào I/O logic bên FPGA. Nó bao gồm có đệm vào với trạng thái điều khiển ngõ dạng open collector. Phần lớn có trở kéo lên ngõ Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương lại có trở kéo xuống.IOBs hỗ trợ luồng liệu chiều (bidirectional data flow) hoạt động logic trạng thái (3 state). Hỗ trợ phần lớn chuẩn tín hiệu, bao gồm vài chuẩn tốc độ cao, Double Data-Rate (DDR). Programmable Interconnect: Interconnect FPGA khác xa so với CPLD, nhiên lại giống với gate array ASIC. Có line dài dùng để nối CLBs quan trọng mà chúng lại cách xa mà khơng gây q nhiều trễ. Chúng dùng bus chip. Có line ngắn dùng để liên kết CLBs riêng rẽ đặt gần nhau. Và thường có vài ma trận chuyển đổi (switch matrices), giống CPLD, nối line dài ngắn lại với theo số cách đặc biệt. Các chuyển đổi lập trình (Programmable switches) bên chip cho phép kết nối CLBs tới interconnect line interconnect line với line khác với switch matrix. Các đệm trạng thái dùng để kết nối phần lớn CLBs với line dài (long line), tạo nên bus. Các long line đặc biệt, gọi line clock tồn cục (global clock lines), thiết kế đặc biệt cho trở kháng thấp nhờ mà thời gian lan truyền nhanh hơn. Chúng kết nối với đệm clock với phần tử clock CLB. Đó cách mà clock phân phối bên FPGA. Mạch đồng hồ (Clock Circuitry): Các khối vào với đệm clock high drive gọi clock driver, nằm rải rác xung quanh chip. Các đệm nối với chân clock vào lái tín hiệu clock vào đường clock tồn cục (global clock line) mơ tả bên trên. Các đường clock thiết kế cho thời gian thời gian lệch nhỏ thời gian lan truyền nhanh. Thiết kế đồng u cầu bắt buộc với FPGA, từ độ lệch tuyệt đối trễ khơng bảo đảm. Chỉ dùng tín hiệu clock từ đệm clock thời gian trễ tương đối thời gian lệch đảm bảo. 2. CHÍP MÃ HĨA TÍN HIỆU VIDEO ADV7181B 2.1 CHỨC NĂNG VÀ DẠNG DỮ LIỆU NGÕ RA Nguồn ảnh cần xử lý tín hiệu analog video DVD plalyer xuất ra. Kết nối ngõ TV-Out composite DVD Player với cổng TV-In Kit DE2 ADV7181B số hóa tín hiệu sang chuẩn ITU - RTBT 656 chuỗi frame ảnh. Mỗi điểm frame ảnh thu biểu diễn dạng I(x,y) x,y tọa độ pixel frame I mức xám tương ứng pixel đó. Như frame Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương ảnh thu đươc biểu diễn dạng ma trận chiều 720 x 525 với 720 số pixel hàng, 525 số hàng frame. Chuẩn Video ITU – RBT601: Chuẩn ITU – RBT 610/656 định nghĩa thiết kế cho việc mã hóa khung bao gồm 525 (hoặc 625) line tín hiệu video tương tự thành dạng số, truyền tín hiệu với xung clock 27MHz. Một single horizontal line có cấu trúc: EAV BLANKING SAV Active Video Data EAV, BLANKING SAV trường (field) phân biệt để đồng liệu truyền. EAV SAV trường byte: EAV: cho biết điểm kết thúc Active Video Data line hành điểm bắt đầu line tiếp theo. SAV: báo hiệu điểm bắt đầu Active Video Data line hành. FFh 00h 00h XY Byte thứ tư XY chứa thơng tin trường truyền, tình trạng khoảng trống (field blanking) theo chiều dọc (Vertical) dòng trống (line blanking) theo chiều ngang (horizontal): MSB LSB F V H P3 P2 P1 Bit Symbol Chức Ln mức F Field Bit: => Field1; => Field2 V H P0 Vertical Blanking Status Bit: - Lên mức cao vertical field blanking interval. - Xuống mức thấp trường hợp khác. Horizontal Blanking Status bit: - Nếu trường SAV mức 0. Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương P3 - Nếu trường EAV mức 1. Protection bit P2 Protection bit P1 Protection bit P0 Protection bit Các Protecction bit dùng để kiểm tra sửa lỗi phụ thuộc vào bít F,V,H. nhận Video Stream ta bỏ qua bit nên ta khơng xét đến. Ý nghĩa bit F V để đảm bảo đồng horizontal line frame theo chiều dọc: TABLE Field interval definitions 625 525 Line 624 Line Line 23 Line 20 Line 311 Line 264 Line 336 Line 283 Line Line Line 313 Line 266 V-digital field blanking Field Start (V=1) Finish (V=0) Field Start (V=1) Finish (V=0) V-digital field identification Field F=0 Field F=1 Cách đặt giá trị bit F,V theo trường (Field 2) tính hiệu dụng (Active or Blanking) hiểu rõ qua bảng mơ tả frame gồm 525 horizontal line sau : Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương Field (F=0) : 262 line từ line đến line 265; Field 2(F=1) : 263 line từ line 266 đến line Active or Blanking : Active video data Vertical Blanking Interval xếp xen kẽ : Active portion (V=0) Odd Field : 244 line từ 20->263; Even Field: 243 line từ 283->525; Vertical Blanking Interval (V=1): 38 line gồm 19 line từ 1->19 19 line từ 266->282; Hình 2.1: Frame ảnh theo chuẩn ITU656 Một horizontal line tín hiệu gồm thành phần sau: Blanking: suốt thời gian truyền tín hiệu Video, Active video signal Segments horizontal blanking interval. Giá trị byte Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương trường phải phù hợp với cấp độ (level) tín hiệu Cb, Cr Y tương ứng theo quy tắc sau: Cb = 80h; Y = 10h; Cr = 80h ta có chuỗi byte : 80h, 10h, 80h,…80h,10h. Tùy vào số line tín hiệu mà chuỗi bao gồm 268 byte (khung 525 line) 280 byte (khung 625 line). Active Video Data: Có tất 1440 byte chứa đựng thơng tin ảnh: 720 giá trị Y (luminace-brightness); 360 giá trị Cr (red chrominace); 360 giá trị Cb (blue chromiance) xếp theo nhóm Cb Cr có giá trị Y: CbYnCrYn+1 tạo thành chuỗi: ……… Các trường SAV EAV: trường dài byte Vậy hệ thống 525 line Horizontal line bao gồm 1716 byte. 2.2 GIAO THỨC CÀI ĐẶT I2C ADV7181B hỗ trợ giao diện kết nối dây “a-wire serial interface” I2C. Hai ngõ vào : liệu SDA, xung clock SCLK mang thơng tin ADV7181B với điều khiển hệ thống I2C. Mỗi thiết bị tới (Slave) nhận địa nhất. Các chân I2C ADV7181B cho phép người dùng cài đặt, cấu hình mã hóa đọc ngược lại liệu VBI (vertical blank interval) bắt được. ADV7181B có địa Slave cho tất thao tác đọc ghi phụ thuộc vào mức logic chân ALSB. ALSB điều khiển bit địa Slave (Slave_address[1] ) việc thay đổi chân điều khiển ADV7181B mà khơng có xung đột trùng địa Slave. Bit thấp địa Slave( LSB Slave_address[0] ) định thao tác ghi hay đọc: mức đọc mức ghi. Ở ta sử dụng ADV7123, giao thức I2C chủ yếu dùng để nạp liệu cho ghi nên chọn địa Slave cho chip mã hóa 0x40h từ bảng giá trị địa I2C Slave đây: Trang Đồ án sở GVHD: Th.s Cao Trần Bảo Thương Để điều khiển thiết bị Bus phải có giao thức đặc biệt kèm. Đầu tiên Master khởi động truyền liệu việc thiết lập điều kiện bắt đầu (SDA từ xuống SCLK mức cao) ta gọi START, ám theo sau luồng địa hay liệu. Các ngoại vi đáp trả lại START dịch chuyển bit (7 bit địa bit đọc/ghi), bit truyền từ bit cao (MSB) đến thấp (LSB). Các ngoại vi nhận địa truyền đáp ứng cách giữ SDA = tồn chu kỳ thứ xung clock gọi ACK. Các thiết bị khác rút khỏi bus điểm bảo tồn trạng thái IDE (khi SDA SCLK mức cao thiệt bị theo dõi line này, chờ START địa truyền đúng). Bit đọc/ghi hướng liệu, LSB = 0/1 master ghi/đọc thơng tin vào/từ ngoại vi. ADV7181B hoạt động thiết bị Slave tiêu chuẩn Bus, chứa 196 địa (Subaddress độ lệch địa cần thao tác với địa thiết bị) phép truy cập ghi nội. Điều giải thích byte địa thiết bị byte thứ địa đầu tiên. Các địa tự động tăng dần cho phép truy đọc/ghi địa bắt đầu. Sự truyền liệu ln bị ngắt điều kiện dừng (STOP). Người dùng truy cập tới ghi địa sở 1-1 khơng có cập nhật tồn ghi. Ở đề tài ta khơng sử dụng chế độ cập nhật tồn mà truy cập vào ghi cần thiết địa sở 1-1. START STOP xuất đâu truyền liệu, điều kiện khẳng định ngồi chuỗi liên tục với thao tác đọc ghi thơng thường, tác động làm bus trở trạng thái IDE. Nếu địa người dùng phát khơng phù hợp (invalid) ADV7181B khơng gửi xác nhận ACK trở trạng thái IDE. Nếu địa tự động tăng dần vượt q giới hạn địa cao nhất:  Nếu đọc giá trị chứa đựng ghi có địa cao tiếp tục đọc Master phát NACK (SDK khơng bị đưa xuống mức thấp tồn chu ky thứ 9) để việc đọc kết thúc.  Nếu ghi giá trị byte khơng phù hợp khơng load. Trang 10 Đồ án sở GVHD: Th.s Cao Trần Bảo Thương if(Read) begin //OUT_VALID tín hiệu dùng để điều khiển cho phép ghi vào SDRAM //READ FIFO if(ST==SC_CL+SC_RCD+1) OUT_VALID > MegaWizard Plug_in Manager… >> Create … tạo custom mới, đặt tên MAC3; chọn phần Arithmetic>>ALTMULT_ADD. Với thơng số chọn sau: - Tính oG cần phép nhân : số lượng nhân 3. - Y,Cb,Cr số bit dương: độ rộng ngõ vào A 8, kiểu liệu khơng dấu (Unsigned) - Trong hệ số có số âm nên, giá trị lớn 1033 (số 11 bit) : độ rộng ngõ vào B 11, kiểu liệu có dấu (signed) - Chọn hàm hai nhân (first pair of multiplier) phép cộng (Add). Khi tổng hợp xong ta khối với khai báo sau : module MAC_3 ( dataa_0, dataa_1, dataa_2, datab_0, datab_1, datab_2, result, aclr0, clock0); Trong đó: - Ngõ vào điều khiển : xóa bất đồng aclr0 xung clock làm việc clock0. - Các ngõ vào liệu dataa_0; dataa_1; dataa_2 số bit khơng dấu; datab_0; datab_1; datab_2 số 11 bit có dấu; - Ngõ liệu 21 bit có dấu: result = (dataa_0 × datab_0) + (dataa_1 × datab_1) + (dataa_2 × datab_2). Chú ý: data_b0, data_b1, data_b2 hệ số cơng thức tính trên: 596d = 254h , 817d = 331h , -200d = F38h (số bù hai), -416d = E60h (số bù hai), 1033d = 409h .Vậy để thực bước ta gọi khối MAC_3 sau: MAC_3 u0( iY, 11'h254, iCb, 11'h000, X, iRESET, iCLK); Trang 50 iCr, 11'h331, Đồ án sở GVHD: Th.s Cao Trần Bảo Thương MAC_3 u1( iY, 11'h254, iCb, 11'hF38, iCr, 11'hE60, Y, iRESET, iCLK); MAC_3 u2( iY, 11'h254, iCb, 11'h409, iCr, 11'h000, Z, iRESET, iCLK); Sau trừ (cộng) với số hạng lại chia cho 128 cách dịch phải bit: X_OUT >7; Y_OUT >7; Z_OUT >7; Tuy nhiên giá trị R, G, B tính theo cơng thức số âm vượt q 1023 (10 bit ) ta giới hạn lại giá trị vào khoảng đến 1023: if(X_OUT[13]) oRed1023) oRed[...]... của cổng VGA trên KIT DE2, vì vậy để sử dụng được bộ VGA DAC này ta phải tạo ra một khối vừa cung cấp các tín hiệu BLANK, Red, Green, Blue cho ADV7123 vừa phải tạo ra 2 tín hiệu đồng bộ VSYN và HSTNC nối trực tiếp vào cổng VGA một cách đồng thời 5 SƠ LƯỢC HỆ THỐNG 5.1 SƠ ĐỒ THIẾT KẾ Trang 20 Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương Hình 5.1: Sơ đồ hệ thống 5.2 NGUYÊN LÝ HOẠT ĐỘNG Khối I2C _Video_ Config:... frame ảnh từ dạng 720 x 480 sang chuẩn VGA 640 x 480 SDRAM BUFFER: Nhận dữ liệu và tính hiệu điều khiển ghi từ khối Disize_Horizon để ghi giá trị các pixel vào SDRAM, đồng thời cũng nhận tín hiệu từ VGA controller để điều khiển việc xuất dữ liệu, địa chỉ phù hợp (xuất xen kẽ các line thuộc Odd field và Even field) Khối xử lý ảnh YUV: xử lý dữ liệu ảnh nhận được từ SDRAM BUFFER rồi xuất ra dữ liệu ảnh. .. ngõ vào, với bộ DAC 10 bit sẽ cho ra mức màu Analog ở ngõ ra, tuy nhiên trong thiết kế dữ liệu màu ta cung cấp cho ADV7181 chỉ là 8 bit nên tín hiều màu ở Analog ngõ ra có mức 3, tín hiệu analog kết hợp lại với nhau tạo nên phần tử ảnh (16 triệu) màu, 1028224  Các tín hiệu đồng bộ là SYNC và BLANK: giá trị của SYNC thì không ảnh hưởng đến quá trình hiển thị, BLANK với giá trị 0 thì chốt các dữ liệu màu... Thương (electron gun) để phóng các hạt electron vẽ lên một màu cơ bản tại một điểm trên màn hình Dải của tín hiệu nằm từ từ 0V (tương ứng với màu tối hoàn toàn) và 0.7V (sáng hoàn toàn) điều khiển cường độ của mỗi thành phần màu và 3 thành phần màu kết hợp với nhau tạo lên màu của điểm ảnh (dot) hay phần tử ảnh (pixel) trên màn hình Hình 4.1: VGA Connection Tùy vào độ rộng A bít của tín hiệu màu ngõ... màu ngõ vào tín mà mỗi màu analog ở ngõ ra là một trong 2A mức với bộ chuyển đổi digital to analog A bit, 3 tín hiệu analog kết hợp với nhau tạo nên phần tử ảnh (pixel) với 2A x 2A x 2A = 23A màu khác nhau 4.1.2 VGA SIGNAL TIMING Mỗi một ảnh (hay frame) trên màn hình hiển thị là kết hợp của h dòng, mỗi dòng có w pixel Kích thước của mỗi frame được biểu diễn w x h dưới dạng tiêu biểu gồm 640 x 480m 800... ConvertYUVtoRGB: ADV718B xuất ra ảnh video dạng YUV, để có thể hiện thị lênh VGA thì trước tiên chuyển đổi thành dạng RGB Khối VGA_Controller: Nhận dữ liệu ảnh RGB từ khối ConvertYUVtoRGB để xuất dữ liệu và tín hiệu đồng bộ cho video DAC7123, đồng thời cũng phát ra các tín hiệu điều khiển SDRAM_BUFFER để xuất dữ liệu từ SDRAM Trang 21 Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương 6 KHỐI I2C _VIDEO_ CONFIG 6.1 SƠ ĐỒ... cài đặt ở phần mô tả ADV7181B Tuy nhiên khi truyền chuỗi này trên bus ta cần phải thêm các bit đồng bộ: 1 bit cho trạng thái IDE, 2 bit để thiết lặp cờ START, 3 bit để chờ ACK cho ADV xác nhận, 3 bit để thiết lặp cờ STOP và báo kết thúc chuỗi, vì vậy thực sự chuỗi dài 33 bit: case(SD_COUNTER) 6’d0 : begin ACK1=0; END=0;SDO=1;SCLK=1;end / /thiết lặp cờ START 6’d1 : begin SD=I2C_DATA;SDO=0;end 6’d2 :... Disize_Horizon Tên Mô tả CLK_27 Xung clock 27MHz từ kit DE2 RST_N Reset hệ thống TD_DATA[7:0] Dữ liệu hình ảnh từ ADV7181B ACLR Tín hiệu xóa bất đồng bộ do khối Timer trì hoãn cung cấp CLK Xung clock 27MHz từ chân TD_CLK của ADV7181B Trang 28 Đồ án cơ sở Số chia = 9 TV_X[9:0] GVHD: Th.s Cao Trần Bảo Thương Số chia cung cấp cho bộ chia do người thiết kế nhập vào Vị trí của Pixel trong hàng hiện hành đồng thời cũng... WR_RDFIFO2 Cho phép ghi dữ liệu SDRAM READ FIFO2 RD1_DATA[15:0] RD2_DATA[15:0] Dữ liệu ngõ ra cung cấp cho khối xử lý ảnh YUV Các chân DQ[15:0], SA[11:0], CKE, CAS_N, RAS_N, SDR_CLK, WE_N, BA[1:0], CS_N[1:0], DQM[1:0] thì được nối tương ứng vào chip SDRAM có sẵn trên kit DE2 9.2 MÔ TẢ Như ta đã biết 1 frame ảnh theo chuẩn ITU656 bao gồm Odd Field và Even Field: khi xuất ra màn hình thì các line thuộc Odd Field... 1 trên các chân RST0, RST1, RST2 Các tín hiệu này dùng để khởi động các khối khác theo trình tự như sau: a) Ban đầu xóa tất cả dữ liệu trong các khối b) Tính từ thời điểm TD_Stable lên 1 (đơn vị là chu kỳ clock 27MHz) - Sau 1132461.5: tích cực RST0 để kích hoạt khối SDRAM BUFFER - Sau 1698692.5: tích cực RST1 để kích hoạt khối Desize Horizon - Sau 2264923.5: tích cực RST2 để kích hoạt khối xử lý ảnh . TÀI Đề tài này trình bày về thiết kế hệ thống xử lý ảnh Video trên FPGA (Cyclone II) bao gồm các thành phần: Thu nhận và số hóa tín hiệu Video Analog, xử lý ảnh Video số, hiển thị lên VGA một phần của thiết kế được cấu hình lại trong khi những thiết kế khác vẫn tiếp tục hoạt động. Một ưu điểm khác của FPGA, là người thiết kế có thể tích hợp vào đó các bộ xử lý mềm (soft processor). hoặc hệ thống trong thiết bị khả lập trình (programmable devide) (PLD hoặc FPGA) hoặc trong một hệ ASIC. 1.2 FPGA Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương Trang 3 FPGA (Field