Đề thi môn điện tử số ngôn ngữ phần cứng VHDL trường đại học điện lực có đáp ánCách 2library ieee; khai báo thư việnuse ieee.std_logic_1164.all;entity bai_2 is port ( x1,x2,CLK,RST: in std_logic; Khai báo các chân vào z: out std_logic Khai báo các chân ra );end bai_2;architecture bai_2 of bai_2 iskhoi JKFFcomponent JKFF is Khai báo khối component JKFF cấp thấpport( J,K,CLK,RST: in std_logic; y,ynot : out std_logic);end component;cong NOT component inverter is Khai báo khối component cổng NOT cấp thấpport( x: in std_logic; y: out std_logic);end component;cong OR_2 component OR_2 is Khai báo khối component cổng OR_2 cấp thấpport( x,y: in std_logic; z: out std_logic );end component;cong NOR_2 component NOR_2 is Khai báo khối component cổng NOR_2 cấp thấpport( x,y: in std_logic; z: out std_logic );end component;cong AND_2component AND_2 is Khai báo khối component cổng AND_2 cấp thấpport( x,y: in std_logic; z: out std_logic );end component;signal S1,S2,S3,S4,S5,S6,S7,S8: std_logic; Khai báo các tín hiệu để lưu trữ tạm thời các giá trị trung gianbeginCong_not: inverter port map(x1,S1); Kết nối các khối component cấp thấp lại với nhau port_name => signal_nameCong_OR : OR_2 port map(x2,S8,S2);JKFF_1 : JKFF port map(S1,S2,CLK,RST,S3,S4);Cong_NOR: NOR_2 port map(S1,S3,S5);JKFF_2 : JKFF port map(S5,S6,CLK,RST,S7,S8);Cong_AND: AND_2 port map(S7,S4,z);end bai_2;Bài 3 phat hien chuoi 0100 FSM VHDLKhai bao thu vienlibrary ieee;use ieee.std_logic_1164.all;Khai bao thuc theentity FSM is port ( X :in std_logic; Input X CLK :in std_logic; Input clock RST :in std_logic; Input resetZ :out std_logic Output );end FSM;architecture FSM of FSM istype state is (S0,S1,S2,S3,S4); Khai báo state là dữ liệu kiểu liệt kê các trạng tháisignal pr_state, nx_state: state; Pr_state(trang thai hien tai), nx_state(trang thai tiep theo)beginPhan mach tuan tu ben duoiprocess(RST,CLK)beginif (RST=1) thenpr_state