CÁC CÔNG NGHỆ NANO ÁP DỤNG CHO CÁC BỘ KÍCH DÒNG xDSL ĐIỆN ÁP CAO Những năm vừa qua các kỹ thuật thiết kế điện áp cao ngày càng được quan tâm nhờ sự phát triển của công nghệ deepersubmicron (siêu hiển vi) và các công nghệ nano. Những công nghệ này cho phép các mạch VLSI được tích hợp với mật độ rất cao và đáp ứng được các yêu về cầu công suất thấp trong việc xử lý các tín hiệu phức tạp. Tuy nhiên, có một nhược điểm chính đối với chiều dài cổng (gate length) là điện áp danh định thấp của các thiết bị.
High Voltage xDSL Line Drivers in Nanometer Technologies Trang 1 CÁC CÔNG NGHỆ NANO ÁP DỤNG CHO CÁC BỘ KÍCH DÒNG xDSL ĐIỆN ÁP CAO 1. Giới thiệu Những năm vừa qua các kỹ thuật thiết kế điện áp cao ngày càng được quan tâm nhờ sự phát triển của công nghệ deeper-submicron (siêu hiển vi) và các công nghệ nano. Những công nghệ này cho phép các mạch VLSI được tích hợp với mật độ rất cao và đáp ứng được các yêu về cầu công suất thấp trong việc xử lý các tín hiệu phức tạp. Tuy nhiên, có một nhược điểm chính đối với chiều dài cổng (gate length) là điện áp danh định thấp của các thiết bị. Điện áp cung cấp phải tỷ lệ với chiều dài cổng để giữ trường điện từ dọc theo kênh của các thiết bị nằm trong giới hạn nhằm đảm bảo cho các thiết bị hoạt động tin cậy. Điều đó dẫn đến thiết kế của các mạch tương tự với các yêu cầu công suất đầu ra cao đang đạt đến các giới hạn của nó. Một ứng dụng chưa được khai thác nhiều trong lĩnh vực thiết kế điện áp cao là việc sử dụng các thiết bị CMOS tiêu chuẩn, điều này là do liên quan tới các vấn đề về độ tin cậy như các cơ chế đánh thủng điện môi và các hiệu ứng quá bão hòa. Tuy nhiên, ngày nay các kỹ thuật thiết kế điện áp cao trong các luồng công nghệ CMOS chính đang ngày càng được quan tâm do ưu điểm về giá thành và các khả năng tích hợp. Việc nghiên cứu tập trung vào ý tưởng tìm ra đúng điểm hoạt động để điện áp dọc theo các cực của của các transistor được giới hạn trong quá trình hoạt động. Các kỹ thuật của thiết kế điện áp cao trong CMOS tiêu chuẩn được áp dụng dựa trên kiến trúc bộ khuếch đại công suất tự dao động (SOPA), bộ kích dòng hiệu suất cao cho xDSL. Với việc áp dụng công nghệ deep-sub-micron thì việc thiết kế bộ kích dòng SOPA khá thành công vì nó có thể điểu khiển các tín hiệu DMT với hiệu suất cao. Nhưng cũng như bất cứ bộ khuếch đại công suất nào khác, hiệu suất và độ tin cậy của nó giảm cùng với sự giảm của điện áp cung cấp. Hệ thống aDSL2+ yêu cầu mức điện áp trung bình 20dBm được truyền tới cặp dây điện thoại xoắn 100Ω. Do đó nếu việc giảm điện áp cung cấp sẽ dẫn đến mật độ dòng điện tăng để công suất đầu ra không đổi. Điều này gây ra các cơ chế quá bão hòa và di chuyển điện tử gây ảnh hưởng tiêu cực tới độ tin cậy của bộ kích dòng. Hơn nữa, bộ kích dòng phải truyền tín hiệu với một điện áp biến động cao do CF cao (high Crest Factor (CF) of Discrete Multi Tone (DMT)) trên đường dây. Do biến động của điện áp đầu ra của bộ kích dòng bị giới hạn bởi điện áp cung cấp của nó nên cần phải được sử dụng một biến áp với tỷ số biến áp cao. Tuy nhiên, việc sử dụng biến áp cũng có hai hạn chế. Thứ nhất, tạp âm tạo bởi bộ kích cũng được truyền dẫn. Thứ hai là suy hao của tín hiệu thu, đây chính là trở ngại quan trọng. Tín hiệu này qua cùng biến áp nhưng theo các hướng khác nhau gây ra suy giảm tín hiệu với một hệ số bằng tỷ số biến áp. Tín hiệu này được phân tách trong môi trường rất nhiều tạp âm và cũng cần phải lưu ý rằng tín hiệu phát lớn sẽ gây ra tạp âm cực lớn cho mạch thu. Phần nghiên cứu này sẽ trình bày các nguyên tắc cơ bản của bộ kích dòng SOPA, ảnh hưởng của điện áp cung cấp thấp trong thiết kế SOPA, nguyên tắc xếp chồng của các thiết bị CMOS như là một trong những kỹ thuật thiết kế điện áp cao và ví dụ về thiết kế bộ kích dòng SOPA điện áp cao. 2. Kiến trúc SOPA Kiến trúc SOPA cơ bản bao gồm ba khối : một bộ so sánh, bộ lọc vòng lặp và một bộ đệm số. Bộ so sánh là không đồng bộ thời gian, do đó vòng lặp cũng là không Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 2 đồng bộ. Bộ lọc vòng lặp được xây dựng theo cách để vòng lặp là không cố định. Bởi vậy, một bộ dao động chu kỳ có giới hạn tồn tại trong vòng lặp, tạo ra sóng vuông đầu ra với một tần số xác định. Khi hệ thống không cố định này được điều khiển bởi tín hiệu bên ngoài V in , với một tần số thấp hơn tần số tự dao động, các hoạt động vòng lặp giới hạn sẽ như là một bộ chốt và tuyến tính với hệ thống cùng với tín hiệu lỗi e tại các đầu vào của bộ so sánh. Bởi vì bộ khuyếch đại này là bộ khuyếch đại kiểu chuyển mạch nên có hiệu suất cao ngay cả khi tín hiệu được đưa vào bộ đệm với CF cao. Hình 1: Kiến trúc một bộ SOPA vi phân Hai bộ SOPA được ghép bởi một biến áp tín hiệu. Bằng cách này, hai tần số tự dao động được bổ sung cho nhau tạo ra chu kỳ giới hạn tự giao động theo pha. Khi đó đối với thứ cấp của biến áp thì chu kỳ giới hạn trở thành mode chung, được tách hướng tới tải bằng biến áp. Vì vậy tín hiệu đầu vào được truyền tới tải có điện trở thấp, trong khi tần số chuyển mạch trung bình được thấy ở trở kháng cao. Vì tần số chu kỳ giới hạn không được truyền tới tải nên không cần bộ lọc dốc đứng để loại bỏ tần số chuyển mạch trung bình. 3. Ảnh hưởng của mật độ CMOS trong thiết kế bộ khuyếch đại SOPA Hình 2 là một giản đồ của một bộ khuếch đại SOPA trong đó R L , y và R tương ứng là điện trở tải, tỷ số biến áp và điện trở được nhìn từ SOPA. I rms là dòng điện hiệu dụng của bộ kích dòng để cung cấp công suất đầu ra trung bình 100mW. R on bằng điện trở đầu ra của bộ đệm và nV DD là điện áp cung cấp với V DD là điện áp danh định của công nghệ được sử dụng. Hình 2: Giản đồ của một bộ khuyếch đại SOPA Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 3 n là hệ số nhân điện áp, biểu diễn hệ số tăng lên cho điện áp danh định để xác định sự phụ thuộc của điện áp cung cấp của các tham số tầng ra của SOPA. Các biểu thức sau xác định tỷ số biến áp, điện trở tải sau biến đổi và dòng điện hiệu dụng: Với V max = 26.6V, điện áp lớn nhất SOPA phải xử lý. Để tính toán tỷ số biến áp, điện áp sụt trên R được bỏ qua, các biểu thức trên dẫn tới quan hệ sau: Khi tăng điện áp cung cấp thì trở kháng tải được nhìn bởi bộ khuyếch đại SOPA tăng, dòng hiệu dụng giảm. Hình 3 là minh họa của các quan hệ được cho bởi biểu thức (4) với điện áp cung cấp danh định được đặt 1.2V. Trục x được chia thành bội số của V DD để thấy rõ sự phụ thuộc vào hệ số nhân điện áp n. Hình vẽ 3d cho thấy hiệu xuất của bộ đệm đầu ra kiểu lớp D trong công thức với điện áp cung cấp của nó. Hiệu suất tĩnh dẫn đến sự phân chia điện trở đơn giản giữa trở kháng của đầu ra bộ đệm và trở kháng tải được truyền: Các biểu thức (4) và (5) chỉ ra rằng tăng điện áp cung cấp thì hiệu suất tĩnh cao hơn cho cùng một điện trở đầu ra của bộ đệm. Do vậy cũng có thể giảm điện trở trong của bộ đệm để cải thiện hiệu suất tĩnh. Tuy nhiên, giảm điện trở trong của bộ đệm sẽ gây ra giảm chuyển mạch làm giảm hiệu suất tổng. Từ hình 3 có thể kết luận rằng các kiến trúc SOPA với điện áp cung cấp thấp hơn 3.6V trở thành không thực tế và hiệu suất không cao. Điều này thể hiện qua việc: - Các điện áp cung cấp thấp hơn 3.6V yêu cầu tỷ số biến áp lớn hơn 7,4. Tín hiệu đầu ra vì vậy được truyền với một hệ số 7,4 nhưng tín hiệu thu được suy hao với hệ số tương tự đặt áp lực rất lớn xử lý các yêu cầu tạp âm trên mạch bộ thu. - Đối với điện áp cung cấp thấp hơn 3.6V, trở kháng nhỏ hơn 1.8Ω dẫn đến dòng hiệu dụng cao hơn để nhận được công suất đầu ra trung bình của 100mW. Mật độ dòng cao dẫn tới các vấn đề về độ tin cậy lâu dài do sự suy giảm trạng thái quá bão hòa và dịch chuyển điện tử. - Do điện trở thấp mà bộ khuyếch đại phải truyền, hiệu suất tổng sẽ thấp hơn 64% đối với một điện trở trong 1Ω của bộ đệm đầu ra. Hình 3: Sự phụ thuộc hệ số nhân điện áp n của tầng đầu ra của bộ SOPA Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 4 4. Các thiết bị xếp chồng: giải pháp CMOS điện áp cao 4.1. Giới thiệu Hầu hết các thiết bị điện áp cao sử dụng các công nghệ tiêu chuẩn được sửa đổi để xử lý điện áp cao. Chúng có thể được tích hợp bằng công nghệ CMOS mainstream nhưng có giá thành cao. Tuy nhiên, có một giải pháp khác mà chi phí thấp hơn bằng việc chỉ sử dụng các các thiết bị CMOS tiêu chuẩn. Nguyên tắc này được thể hiện trong hình 4. Điện áp lớn nhất dọc theo các cực của một transistor được giới hạn bởi điện áp cung cấp danh định của nó. Nếu hai hoặc nhiều các transistor được xếp chồng, có nghĩa nguồn của một transistor được kết nối với các cực máng của transistor khác. Hình 4b là ví dụ về hai thiết bị được thực hiện xếp chồng. Điện áp nguồn cung cấp của thiết bị được giới hạn bởi V DD , nhưng nguồn điện áp cửa máng được cung cấp đã tăng hai lần mà không làm ảnh hưởng tới độ tin cậy của transistor. Hình 4: Nguyên lý của các thiết bị CMOS tiêu chuẩn xếp chồng Bởi vì SOPA là bộ khuyếch đại kiểu chuyển mạch nên cần phải xem xét kỹ sự hiện diện của các đỉnh điện áp tạm thời, có thể dễ dàng vượt qua điện áp cung cấp danh định trong chuyển mạch của các thiết bị này. Nguyên tắc xếp chồng thiết bị được áp dụng tại tầng đầu ra SOPA. Hình 5 cho thấy sơ đồ nguyên tắc của bộ khuyếch đại SOPA. Tín hiệu đầu ra được điều chế độ rộng xung (PWM) của SOPA được áp dụng cho các chuyển mạch lớn truyền Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 5 dòng tới tải. Các chuyển mạch này có thể hoặc là được thực hiện như là các transistor được xếp chồng n lần kết hợp từ công nghệ CMOS hiện đại với một điện áp cung cấp danh định V DD hoặc như là các transistor CMOS đơn từ các thế hệ trước hoặc như là các thiết bị điện áp cao được chuyên biệt hóa. Các thực hiện khác nhau được mô tả trong hình 5. Điện áp cung cấp cao gấp n lần V DD (là điện áp cung cấp danh định của công nghệ CMOS hiện đại). Chuyển mạch phía trên được thực hiện với các thiết bị pMOS. Chuyển mạch phía dưới được thực hiện với các thiết bị nMOS. Nếu transistor hoặc các transistor được xếp chồng nằm trong khu vực tuyến tính do đó điện trở nhỏ thì chuyển mạch bật (on). Nếu chúng nằm trong trong khu vực cắt, chuyển mạch sẽ tắt (off). Hình 5: Nguyên tắc bộ khuyếch đại SOPA với hai cách thực hiện tầng ra điện cao . Trong phần tiếp theo tổn thất công suất của tầng đầu ra chuyển mạch điện áp cao bao gồm các thiết bị CMOS xếp chồng tiêu chuẩn sẽ được tính toán. Công nghệ được dùng cho tính toán này là công nghệ CMOS mainstream 130nm 1.2V. So sánh ưu điểm của 2 công nghệ được thực hiện giữa công nghệ CMOS oxide mỏng 130nm 2.5V và công nghệ 130nm mainstream. Các tham số của hai công nghệ này được thể hiện trong bảng 1. Transistor oxide mỏng tương tự với công nghệ 0.25µm (sau công nghệ 130nm hai thế hệ). Vì vậy phần tiếp theo sẽ chỉ ra mức độ lợi ích đối với tầng đầu ra liên quan tới tổn thất công suất. Trong các phần còn lại, công nghệ oxide mỏng 130nm sẽ được gọi ngắn gọn là công nghệ oxide mỏng để tránh nhầm lẫn với công nghệ 130nm mainstream. Bảng 1: Các tham số công nghệ 4.2 Tổn thất công suất Tổn thất công suất có thể được chia thành hai khái niệm: tổn thất công suất tĩnh Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 6 và tổn thất công suất động. Tổn thất công suất tĩnh bao gồm suy hao do dòng và điện áp thiên áp sụt trên các điện trở ký sinh, Tổn thất công suất động bao gồm suy hao do nạp và phóng điện của các điện dung. Tổn thất công suất tĩnh Tổn thất công suất tĩnh của tầng đầu ra công suất chuyển mạch bằng với công suất bị tiêu tan trong điện trở nội trong chuyển mạch cũng còn gọi là suy hao do dẫn điện: Theo bảng 1 có thể thấy rằng tỷ lệ điện trở trong của transistor có chiều dài tối thiểu và có cùng chiều rộng sử dụng công nghệ 0.25µm và 130nm CMOS là 2. Hình 6 cho thấy mô phỏng của điện trở trong của các transistor công nghệ 130nm và oxide mỏng n- và pMOS với chiều dài nhỏ nhất trong khu vực tuyến tính là hàm của chiều rộng của transistor. Đây là kết quả rất quan trọng, có nghĩa là 2 transistor 130nm chiều dài nhỏ nhất được xếp chồng trong khu vực tuyến tính có cùng điện trở trong như một transistor oxide mỏng chiều dài nhỏ nhất trong khu vực tuyến tính với cùng chiều rộng. Từ hình 4 cho biết điện áp cung cấp của 2 transistor xếp chồng có thể được gấp đôi. Điều này có nghĩa là hai transistor xếp chồng 130nm có thể xử lý cùng điện áp cung cấp như một transistor oxide mỏng. Theo các biểu thức (1), (2) và (3) thì hai kiến trúc truyền cùng một dòng hiệu dụng tới tải. Kết quả là 2 transistor 130nm chiều dài nhỏ nhất được xếp chồng có suy hao truyền dẫn như một transistor oxide mỏng chiều dài nhỏ nhất với cùng chiều rộng. Hoặc tổng quát hơn, n transistor xếp chồng chiều dài nhỏ nhất 130nm với chiều rộng W có cùng suy hao truyền dẫn như n/2 transistor oxide mỏng xếp chồng chiều dài nhỏ nhất với cùng chiều rộng W. Hình 6: Mô phỏng điện trở trong quan hệ với chiều rộng transistor Từ hình 6 cho thấy rõ ràng điện trở trong giảm khi tăng chiều rộng transistor. Do đó suy hao truyền dẫn có thể được giảm thấp bằng việc tăng chiều rộng transistor. Điều này cũng được thể hiện trong hình 7, khi suy hao truyền dẫn được mô phỏng cho nMOS xếp chồng 130nm với n = 1->5 và các transistor oxide mỏng. Lưu ý là có một sự giống nhau tương đối tốt giữa các đường cong n = 2 và n = 4 của suy hao truyền dẫn công nghệ 130nm và các đường cong n = 1 và n = 2 của suy hao truyền dẫn của công nghệ oxide mỏng tương ứng. Tuy nhiên, tăng kích thước transistor để giảm điện trở trong cũng sẽ tăng tổn thất công suất động như được trình bày trong phần tiếp theo. Hình 7 cũng chỉ ra rằng khi các thiết bị được xếp chồng nhiều hơn để tăng điện áp cung cấp sẽ có suy hao do truyền dẫn điện thấp hơn, điều này có nghĩa có sự cải thiện trong hiệu suất tĩnh như đã được minh họa trong hình 3d Hình 7: Mô phỏng suy hao truyền dẫn điện quan hệ với chiều rộng của transistor Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 7 Tổn thất công suất động Tính toán tổn thất công suất động của tầng đầu ra điện áp cao gồm các transistor xếp chồng bao gồm sự phóng và nạp của các điện dung ký sinh của transistor và công suất bị tiêu hao trong các bộ đệm truyền dẫn tới tầng đầu ra. Biểu thức tính tóan tổn thất công suất động là: CV 2 f với C là giá trị điện dung, V là điện áp mà tụ điện nạp hoặc phóng, f là tần số chuyển mạch. Tần số chuyển mạch trong hệ thống SOPA bằng với tần số chu kỳ giới hạn f lc . Để mô phỏng suy hao chuyển mạch, tần số chu kỳ giới hạn 40 MHz được chọn. Vì loại tổn thất công suất này được gây ra bởi các transistor chuyển mạch nên gọi là suy hao chuyển mạch. Hình 8 cho thấy xếp chồng n transistor nMOS và các điện dung ký sinh của chúng được xem xét để tính toán suy hao chuyển mạch. Biểu thức tính suy hao chuyển mạch được chia thành ba phần: - Tổn thất công suất của bộ đệm: - Tổn thất công suất của các tụ điện phóng và nạp đầu vào của các transistor xếp chồng: - Suy hao do phóng và nạp của các tụ well của transistor: Do các kết nối cực nguồn – cực máng của các transistor xếp chồng có thể được nạp tới bội số của V DD sẽ đóng góp lớn tới tổng tổn thất công suất và cuối cùng là hệ số giới hạn cho các transistor xếp chồng nhiều hơn. Điện dung well của một transistor được định nghĩa là: Với cj là điện dung liên kết giữa các cực của transistor nMOS và n-wel; α là hệ số hiệu chỉnh phụ thuộc để giá trị của điện dung well có thể được tính toán từ chiều dài và chiều rộng của một transistor. Do đó suy hao chuyển mạch tổng sẽ là: Hình 8: Sơ đồ của các xếp chồng n transistor nMOS với các thành phần được tính tóan cho suy hao chuyển mạch Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 8 Hình 9 cho thấy toàn bộ suy hao chuyển mạch trong mối quan hệ với hàm chiều rộng của các transistor công nghệ oxide mỏng và công nghệ 130nm cho số lượng khác nhau của các xếp chồng n transistor nMOS. Từ hình này có thể rút ra một số kết luận: thứ nhất, việc tăng chiều rộng của các transistor sẽ dẫn đến các điện dung ký sinh lớn hơn. Theo các biểu thức (7), (8) và (9) thì sẽ dẫn tới tăng suy hao chuyển mạch. Thứ hai, các thiết bị xếp chồng nhiều hơn dẫn đến nhiều thành phần điện dung ký sinh hơn, một lần nữa lại dẫn tới suy hao chuyển mạch lớn hơn. Hơn nữa, điện dung well tại các kết nối cực nguồn-cực máng của các transistor xếp chồng sẽ nạp và phóng điện tại mức điện áp cao hơn gây suy hao chuyển mạch tăng mạnh. Hai kết luận này ngược với các kết luận của suy hao công suất tĩnh (điểm lợi để giảm tổn thất tĩnh thì lại làm tăng tổn thất động và ngược lại). Do đó vấn đề tối ưu sẽ được xem xét trong phần tiếp theo (tìm ra điểm cân băng giữa việc tổn thất công xuất tĩnh và động). Qua hình 9 cũng cho thấy rằng cấu hình của xếp chồng n transistor 130nm nMOS chiều dài nhỏ nhất có suy hao chuyển mạch có thể so sánh với xếp chồng n/2 transistor oxide mỏng nMOS chiều dài nhỏ nhất. Suy hao chuyển mạch cao hơn một chút đối với cấu hình của các thiết bị theo công nghệ 130nm. Điều này là do điện dung lớn c j giữa các phần của thiết bị nMOS và n-well (phần cách ly thiết bị nMOS với lớp nền p-substrate). Bởi vậy, P Cwell sẽ đóng góp lớn đến toàn bộ suy hao chuyển mạch. Hình 9: Tính toán suy hao chuyển mạch Tổng suy hao (tổn thất) công suất Hình 10 cho thấy kết hợp của suy hao chuyển mạch và suy hao dẫn điện dẫn tới tổng tổn thất công suất với số lượng xếp chồng n transistor nMOS trong công nghệ oxide mỏng và công nghệ 130nm khác nhau. Quan sát kỹ của các hình này Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 9 dẫn tới các lưu ý sau: - Khi suy hao dẫn điện giảm và suy hao chuyển mạch tăng với việc tăng chiều rộng của transistor, thì có thể được tìm được điểm có tổng tổn thất công suất nhỏ nhất, điều này là rõ ràng. - Có sự giống nhau tương đối giữa suy hao của xếp chồng n transistor 130nm và xếp chồng n/2 transistor nMOS oxide mỏng. - Tổng tổn thất công suất tối thiểu sẽ tăng khi tăng số lượng transistor được xếp chồng. Đây là do suy hao chuyển mạch tăng mạnh với việc tăng n (tăng số transistor được xếp chồng) mặc dù suy hao dẫn điện thấp hơn. - Tổng tổn thất công suất tối thiểu đạt được khi giảm chiều rộng của các transistor xếp chồng và tăng n (tăng số transistor được xếp chồng). Việc xếp chồng nhiều transistor hơn dẫn đến các điện dung ký sinh nhiều dẫn tới đường suy hao chuyển mạch cong hơn và cao hơn. Như vậy, suy hao chuyển mạch trở nên cao hơn suy hao dẫn điện khi giảm chiều rộng của các transistor. Đây là kết quả tốt bởi vì nó có nghĩa là sẽ không có sự tăng theo hàm mũ khi tăng các transistor xếp chồng nhiều hơn. Hình 10: Mô phỏng suy hao tổng với các giá trị n khác nhau Các transistor xếp chồng pMOS cũng có kết quả tương tự. Tầng ra của bộ khuyếch đại SOPA gồm transistor xếp chồng nMOS và pMOS để thực hiện các chuyển mạch như được thể hiện ở trong hình 5. Hình 11 cho thấy tổng tổn thất công suất nhỏ nhất là một hàm theo số lượng transistor nMOS và pMOS xếp chồng sử dụng công nghệ 130nm. Từ hình 11 cho thấy giá trị tổng tổn thất công suất của tầng đầu ra SOPA đã không bao gồm mạch cổng thiên áp dành riêng của các transistor xếp chồng. Để so sánh với việc thực hiện trong công nghệ oxide mỏng, tổng tổn thất công suất của tầng đầu ra gồm transistor oxide mỏng xếp chồng n/2 được vẽ trên thang n thay cho n/2. Ví dụ: với 8 các thiết bị xếp chồng 130nm có tổng tổn thất công suất là 60mW, trong khi với 4 thiết bị oxide mỏng xếp chồng có tổng tổn thất công suất là 61mW. Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 10 Hình 11 chỉ ra rằng việc thực hiện xếp chồng n thiết bị 130nm ở tầng đầu ra là hiệu quả hơn một chút ít so với việc thực hiện xếp chồng n/2 transistor oxide mỏng. Mặt lợi thực tế là các vấn đề điện áp thấp có thể được xử lý hiệu quả bởi các thiết bị xếp chồng nhờ sự phát triển của công nghệ siêu hiển vi (ultra deep-sub-micron) hoặc các công nghệ nano. Vì vậy có thể thiết kế tầng ra điện áp cao trong công nghệ điện áp thấp, dẫn tới giải pháp bộ vi xử lý chi phí thấp mà chất lượng không giảm so với việc thực hiện trong công nghệ từ thế hệ trước có nguồn điện áp danh định cao hơn. Một nhận xét cuối cùng là với con số này đã rõ ràng từ hình 10 là tổng tổn thất điện năng tối thiểu tăng lên khi số transistor xếp chồng tăng. Có thể kết luận rằng chỉ sử dụng có hai thiết bị xếp chồng 130nm đối với cấu trúc này có tổn thất điện năng thấp nhất. Tuy nhiên, cũng cần phải nhớ rằng chỉ có hai thiết xếp chồng dẫn đến điện áp cung cấp khá thấp. Kết quả là các vấn đề thảo luận trước như như tỷ lệ biến áp lớn, biến dạng cao, dòng hiệu dụng, độ tin cậy, sẽ phát sinh. Đối với việc thiết kế bộ kích dòng SOPA cần phải lưu ý l ựa chọn đúng số lượng các transistor được xếp chồng để làm giảm bớt những các tác động xấu do các vấn đề này. 5. Ví dụ thiết kế tầng ra điện áp cao cho các bộ kích dòng SOPA Kỹ thuật xếp chồng là một kỹ thuật đầy hứa hẹn cho thiết kế mạch điện áp cao trong công nghệ CMOS tiêu chuẩn điện áp thấp. Tuy nhiên, để chứng minh mức độ tin cậy của kỹ thuật này thì cần phải được kiểm nghiệm qua thực tế triển khai. Vì vậy các kỹ thuật xếp chồng được áp dụng để thiết kế tầng ra điện áp cao cho các bộ kích dòng SOPA để giảm tỷ số biến áp. Công nghệ được sử dụng cho thiết kế này là bộ xử lý CMOS tiêu chuẩn 1.2V 130nm. Trong phần tiếp theo kiến trúc bộ kích dòng sẽ được thảo luận, tập trung vào việc thiết lập tầng ra điện áp cao. Hình 11: Suy hao (tổn thất) công suất tối thiểu của tầng ra SOPA quan hệ với số lượng các transistor xếp chồng 5.1. Kiến trúc bộ kích dòng Hình 12 cho thấy sơ đồ khối của bộ kích dòng điện áp cao. Bộ SOPA được xây dựng với bộ tích hợp RC theo sau bởi một bộ so sánh không định thời. Bằng cách thêm vào một bộ tích hợp phía trước, điều chế được chuyển từ điều chế không đồng bộ delta sang điều chế không đồng bộ delta-sigma. Ưu điểm khi bổ sung bộ tích hợp là mức độ tuyến tính cao hơn của hệ thống chuyển mạch ở cùng tỷ lệ chuyển mạch trên băng thông (băng thông/tỷ số chuyển mạch trung bình). Các bộ đệm điện áp cao chuyển đổi đầu ra của bộ so sánh với các mức điện áp cao. Đầu ra của bộ đệm này được đưa trở lại bộ tích hợp qua một bộ lọc vòng lặp. Bởi vì bộ tích hợp và bộ so sánh hoạt động ở điện áp cung cấp danh định thấp của công Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 [...]... hiệu suất cao được tích hợp đầy đủ trong công nghệ CMOS mainstream Điều này chứng minh nguyên tắc làm việc hiệu quả của các thiết bị xếp chồng Hơn nữa, kỹ thuật này có thể được sử dụng cho thiết kế ứng dụng cao cấp như các bộ kích dòng xDSL Bằng cách này một giải pháp được cung cấp cho phép các thiết kế chip tích hợp đầy đủ đã phá vỡ giới hạn mức điện áp cung cấp thấp của các công nghệ CMOS nano Tài... Do bộ điều khiển điện áp cao được sử dụng như tầng ra của bộ kích dòng SOPA, độ trễ của nó phải đủ ngắn để xử lý các chu kỳ giới hạn lên đến 40MHz Một mạch chuyển mạch không chồng lấn (NOS) nên được thêm vào trong cấu trúc phía trước bộ điều khiển nếu bộ định thời gian cho phép do các dòng điện ngắn mạch có thể dẫn đến suy hao đáng kể trong các mạch điện áp cao Hình 15 cho thấy sơ đồ mạch trước bộ. .. mạch của các bộ dịch mức được phát triển cho độ lệch điện áp phía trên 2VDD Các điện áp cung cấp của các mạch này tương ứng với các nguồn cung cấp đối xứng đã nêu trong hình 15 Nó bao gồm hai mạng lưới bậc thang transistor chuyển mạch vi phân Các mạng bậc thang phân chia điện áp cung cấp cao để các điện áp qua các cổng của mỗi transistor trong mạch điện được giới hạn Bộ biến đổi A cùng với tụ điện khớp... ứng chốt cho tín hiệu đầu vào và do đó tuyến tính bộ so sánh và bộ đệm đầu ra điện áp cao cho các tần số thấp hơn tần số dao động Hình 12: Sơ đồ khối của bộ kích được đề xuất 5.2 Điện áp cao đầu ra Hình 13 mô tả sơ đồ khối của bộ đệm điện áp cao Tầng đầu ra bao gồm 05 transistor xếp chồng cho việc chuyển đổi và chuyển mạch lên, xuống tương ứng Bởi vậy điện áp cung cấp tối đa theo lý thuyết của bộ đệm... khoảng trống điện áp cho các transistor trong quá trình quá độ Mạch trước bộ kích Các mức đầu ra của bộ đệm điện áp cao được điều khiển bằng cách chuyển mạch các transistor phía ngoài M1 và M10 sang on và off Vì vậy, cần thiết có hai tín hiệu điều khiển Các mạch trước bộ kích tạo ra hai tín hiệu điều khiển Các Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies... Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 19 của các mạch cung cấp công suất tương tự Tác dụng của điện áp cung cấp thấp trên kiến trúc SOPA đã được mô tả Kỹ thuật của các thiết bị CMOS tiêu chuẩn xếp chồng cho thiết kế mạch điện áp cao và bộ đệm đầu ra điện áp cao được tích hợp vào hệ thống SOPA đã được phân tích Kết quả là có được một bộ kích dòng aDSL2+... Voltage xDSL Line Drivers in Nanometer Technologies Trang 11 nghệ được sử dụng, đầu ra của bộ đệm cần được chuyển đổi xuống để nằm trong các mức giới hạn điện áp của công nghệ Điều này được thực hiện với việc thiết kế hai tầng Tầng đầu để chia điện áp thiết lập bởi điện trở R3 và R4 trong bộ lọc vòng lặp Tầng thứ hai để chia dòng được thiết lập bởi các điện trở R1 và R2 ở đầu vào bộ so sánh Bởi vậy điện áp. .. thành dòng đầu ra được trừ từ dòng đầu vào và dòng được tích hợp trên tụ điện Điều này tương tự như những lợi thế của bộ tích hợp-RC được sử dụng trong công nghệ điện áp thấp trong đó mức độ tuyến tính cao cho các tín hiệu điện áp đầu vào lớn từ các nút đầu vào có thể được xem như là đường đất ảo Tần số của tự dao động được thiết lập bởi bộ lọc vòng lặp kết hợp với bộ lọc trên đường chuyển tiếp Bộ tự... bộ lọc và một điện áp đầu ra biến thiên 4.7V đạt được với tải 12.5Ω Một tín hiệu DMT bao gồm 512 tones với khoảng cách giữa các tone là 4.3125kHz được áp dụng cho các bộ kích để đạt chất lượng tỷ lệ công suất tone bị mất (MTPR) Hình 17: Thực tế thực hiện bộ kích dòng aDSL2+ CO Học viên Nguyễn Thu Hà Kỹ thuật Điện tử - K19 High Voltage xDSL Line Drivers in Nanometer Technologies Trang 17 Các tone từ 1... sử dụng trong phần 4, ở đó các cổng của transistor xếp chồng được thiết lập bởi một mạng lưới bậc thang điện trở Các tụ điện song song với điện trở chống lại quá tải trong thời gian ngắn trên các cổng của các transistor do điện dung ký sinh của cực máng Trong bộ đệm điện áp cao, các transistor MB1 tới MB6 và MBB1 tới MBB6 thực hiện các chức năng của mạng điện trở bậc thang Hình 14: Sơ đồ khối của các