Phân tích tổng quát sơ đồ khối của hệ thống

Phân tích tổng quát sơ đồ khối của hệ thống

Thiết kế mạch logic số Phần II: Thiết kế phần cứng Chơng 1: Phân tích tổng quát và sơ đồ khối của hệ thốngI. Sơ l ợc hoạt động của toàn bộ hệ thống Mạch hoạt động dựa trên nguyên tắc mạch điều khiển màn hình tinh thể lỏng (LCD controller ) , Màn hình đợc chia thành nhiều hàng và cột , Tơng ứng mỗi hàng và mỗi cột là một ký tự đợc mã hoá địa chỉ và đợc lu giữ ứng với một ô nhớ trong bộ nhớ RAM đệm.ở đây chúng ta thiết kế màn hình gồm 8 hàng và 16 cột.=> Cần 3 tín hiệu giải mã hàng và 4 tín hiệu giải mã cột.Tổng cộng có tât cả 7 bít địa chỉ để xác định vị trí 1 ký tự trên màn hình .Vậy ta cần chọn RAM có dung lợng tối thiểu là 27 byte =128 byte.Mỗi ký tự trên màn hình đợc hiển thị bởi một đèn LED 5x7 bản chất của nó là các diode phát quang đợc kết nối với nhau theo từng hàng và từng cột (xem phụ lục ) .Tơng tự nh vậy , các ma trận đèn lại đợc tổ chức thành từng hàng và cột trên màn hình hiển thị.25 Thiết kế mạch logic số Phần II: Thiết kế phần cứng Mỗi ma trận đèn hiển thị một ký tự trong bảng mã ASCCI . Các mẫu ký tự này thờng đ-ợc tạo sẵn và lu trữ cố định trong một vi mạch nhớ ROM ( ROM Word Generater Xem phụ lục II) Mỗi ký tự tơng ứng với 1 từ mã để mã hoá. Số lợng từ mã này phụ thuộc vào sự đa dạng của các ký tự ta cần hiển thị theo quy tắc sau q log2 n q : số từ mã ( số bít tối thiểu cần mã hoá )n : số lợng ký tự khác nhau cần hiển thịTrong bài thiết kế mã hoá 64 ký tự => cần tối thiểu 6 bít mã hoá (D0 D5). Mỗi ô nhớ trong ROM gồm 7 bít đợc đa vào tơng ứng với 7 hàng của ma trận LED 5x7 .Bít =1 hiển thị đèn sáng và ngợc lại ,bít =0 đèn tắt . Mỗi ký tự đợc lu giữ 5 vị trí cố định liền kề nhau trong ROM đợc lần lợt đọc ra tơng ứng với số lần đếm của bộ đếm 6.Nh vậy ta cần chọn ROM tối thiểu có 9 bít địa chỉtơng đơng với dung lợng 29 =512 kbyte bao gồm 6 bít mã hoá (D0 D5) nhận từ RAM và 3 bít của bộ đếm 6 (D6 D8). Toàn bộ hệ thống đợc chia làm 2 khối lớn là khối điều khiển và Khối quét và giải mã nh hình vẽKhối điều khiển bao gồm nguồn phát cung cấp điện áp 1 chiều 5v và 12v cho toàn bộ hệ thống,Khối kết nối máy tính kết nối qua cổng song song,Một ROM phát ký tự , RAM đệm dữ liệu, các thanh ghi chốt và đệm dữ liệu để phối hợp ghi đọc,bộ đếm 5 đếm cột ký tự và bộ đếm 16x8 đếm hàng và cột của màn hình, Bộ phát xung CLOCK , Khối RESET khởi tạo lại hệ thống về trạng thái ban đầu ( các bộ đếm ở trạng thái 0 ) 26Màn hình hiển thịQuét ký tựĐệm dữ liệuGiải mã hàng(8 hàng )Rom phát ký tựĐếm (8x16)Đệm 2 chiềuRamMTGiải mã cột( 16 cột )Chốt địa chỉCLOCKChốtghiĐệm ghiĐệm đọcKhối nguồnĐếm 5RESETCổngsongsongQ0-Q3Q0-Q6Q4-Q6Q0-Q6D0-D5A0-A6A0-A6A0-A6AD0-AD5D6A0-A6D0-D5D0-D8D6-D8QA,QB,QC (D6-D8)D6-D8H0-H67x8 hàng5x16 cột8 hàng16 cộtBus địa chỉBus địa chỉBus dữ liệu chứa từ mãSơ đồ khối mạch điều khiển màn hình văn bản hiển thị bằng ma trận đèn LED 5x7EWVccClockclockkhối điều khiểnkhối quét và giải mãAWAFEW VnPOWERVcc12345678910111213141516171819202122232425RbRc1817161514131211D0D1D2D3D4D5D6D723456789A0A1A2A3A4A5A6A774LS245119DIREDEM 2 CHIEUOELE11174LS373D0D1D2D3D4D5D6D7347813141718Q0Q1Q2Q3Q4Q5Q6Q7LATCH256912151619A0A1A2A3A4A5A6D0D1D2D3D4D5STROBE( TáCH KÊNH)BUSY - EWSLCTIN - CấP NGUồN CHO Hệ THốNHIC27IC34TThiết kế mạch logic số Phần II: Thiết kế phần cứng Khối quét và giả mã gồm các bộ giải mã 4/16 giải mã cột và bộ giải mã 3/8 giải mã hàng ,Bộ quét ký tự là các bộ giải mã 3/5 và bộ đệm dứ liệu dùng phối hợp giải mã để chọn hàng đa dữ liều vàoII. Sơ đồ nguyên lý và chức năng của các khối1. Khối điều khiểna, kết nối máy tínhViệc điều khiển ghi, đọc dữ liệu đợc thực hiện bởi máy tính ghép nối qua cổng song song 25 chân( Cổng máy in Xem phụ luc II ) .Cổng song song máy tính có 9 đầu ra và 1 đầu vào6 đầu ra từ chân 2- chân7 là Bus dồn kênh AD0 ->AD5 ,chân 8 là A6 , tín hiệu điều khiển tách kênh đọc ghi STROBE ở chân 1 , và 1 cho phép ghi AF ở chân 14 , chân 13 và 17 kết nối với nguồn để khởi động hệ thống1 đầu vào BUSY ở chân 11 dùng làm chế độ bắt tay để phối hợp ghi , đọc.Ta có bảng sau:27 EWAWTruyền dữ liệuA0-A6D0-D5 A0-A6D0-D5Tách kênh (AF)Thiết kế mạch logic số Phần II: Thiết kế phần cứng Chân1 (AF ) Ra Tách kênhChân 2-Chân 7 ( AD0- AD5 ) Ra Hợp kênh địa dhỉ và dữ liệuChân 8 (A6 ) Ra Địa chỉChân 10 ( BUSY ) EW Vào Cho phép ghiChân 13 Vào Bật nguồnChân 14 (AF) AW Ra Đồng ý ghiChân 17 (SCLTIN) Ra Cấp nguồnTín hiệu tách kênh hoạt động nh sau :Khi nhận đợc tín hiệu EW (enable write ) của hệ thống ở mức cao cho phép ghi nếu máy tính đồng ý sẽ đa ra tín hiệu AW (acept write ) và qua trình truyền dữ liệu bắt đầuChân 13 và 14 đợc phối hợp để khởi động hệ thống .Khi bật công tăc POWER tín hiệu đợc đa vào chân 13 ,lúc này chân 17 vẫn ở mức cao => đèn T tắt ,Vcc=0 .Hệ thống cha đợc cấp nguồn. Nếu máy tính cho phép khởi động ( ấn F1 ) sẽ đa ra chân 17 ở mức thấp ,T thông ,Vcc = Vn khởi động hệ thống.Đệm dữ liệu (74LS245) và chốt địa chỉ ( 74LS373 ) dùng để tách kênh địa chỉ và dữ liệu b, Khối nguồn tạo điện áp 1 chiều 12V và 5V cung cấp cho toàn bộ hệ thống ,đợc kết nối với chân 13 và 17 của cổng song song để thực hiện khởi động hệ thống .Mạch dễ dàng thực hiện bằng một biến thế hạ áp 2 mức điện áp (để tạo 2 mức điện áp 1 chiều là 5v và 12v ) rồi đa đến bộ chỉnh lu cầu thông dụng sau cùng đi qua mạch ổn áp tạo điện áp ổn định Vn =5v c,Khối RESET nối với các đầu xoá của các bộ đếm có nhiêm vụ xoá tất cả các trạng thái về trạng thái ban đầu là 028 RESET1uF10kDEM1CHIEU74LS2441192468111315171A11A21A31A42A12A22A32A41G2G1816141297531Y11Y21Y31Y42Y12Y22Y32Y4VccVccXoá đếm 16x8Xoá đếm 6Mạch RESETThiết kế mạch logic số Phần II: Thiết kế phần cứng Khi ấn RESET =>Uc từ giá trị Vcc chuyển về mức 0 đa vào G1 và G2 của đệm 74244 (IC31) ,Tín hiệu xoá từ mức trở kháng cao chuyển lên 1 xoá trạng thái các bộ đếm về trạng thái ban đầu là 0 c,Khối CLOCK phát xung CLOCK đa vào bộ đếm 6 THực hiện bởi IC định thời 555Vấn đề quan trọng ở đây là ta phải chọn R và C bằng bao nhiêu để tần số làm việc cần thiết để tốc độ quét đủ nhanh sao cho mắt ngời không cảm nhận đợc sự nhấp nháy của đèn trong mỗi chu kỳ quét . Chúng ta biết rằng với tốc độ hiển thị 50 lần /s thì mắt ngời không cảm nhận đợc đèn nhấp nháy trong bài thiết kế này mỗi chu kỳ quét 16 cột và 8 hàng, mỗi ký tự cần 5 xung đếm CLK => một chu kỳ quét là T = 16x8x5 Tc =640 Tc F =fc/650 F= 50 Hz fc = 50 x 650 = 32500 Hz fc = 1/(2RC)Chọn R = 10 , C= 1à => fc= 50000 Hz =50kHz <=> Tc = 20 às2. Khối quét và giải mã hàng và cộtBộ đếm 5 (IC38) đợc thiết kế dựa trên IC7493 là bộ đếm nhị phân cấu tạo bởi 4 Flip Flop (đếm 16 ) đợc lấy trạng thái xoá ) 5 (001B ) .Bộ đếm này phối hợp với 6 bit từ mã lấy từ 29GNDTRIOUTRESVccDISTHRCONVccCLOCK Thiết kế mạch logic số Phần II: Thiết kế phần cứng RAM thực hiện đọc 5 vị trí liên tiếp trong bộ nhớ phát từ ROM đồng thời đa tín hiệu cho bộ giải mã quét ký tự IC9- IC24 (74LS138) mỗi IC này đảm nhiệm một cột trên màn hình ,5 đầu ra của ná sẽ quáet tơng ứng với 5 cột của 1 ký tự Bộ đếm 16x8 ( IC 29 ) thiết kế dựa trên IC 7469 là 2 bộ đếm nhị phân 4 Flip Flop không cần trạng thái xoá , lấy tín hiệu Q1D đa vào làm xung clock của bộ đếm 2 tạo bộ đếm 16x8 .Bộ đếm này phối hợp với các bộ giải mã hàng và cột có 7bít đầu ra đa ra3 tín hiêu ở 3 bít cao để chọn hàng ( 8 hàng tơng ứng với chọn 1 trong 8 IC1- IC8 74244 đệm dữ liệu) ,Và 4 tín hiệu ở 4 bít thấp để chọn cột (16 cột tơng ứng với16 IC giải mã quét ký tự IC9-IC24 74138) nó sẽ đợc kích đếm khi bộ đếm 5 quét song 1 ký tự (xung kích thứ 5 ỏ trạng thái 000B 30R O 1R O 22337 49 3121QA1QB1QC1QD2Q A2Q B2Q C2Q D1 421 3371 051 2Q AQ BQ CQ DC LK BC LK A11 4C O U N T E R1C L R2C L R41 11 2941 11 61 92 32 22 12 01CL K B1CL K A1 51C O U N TE R1234567891 01 11 21 31 41 51 6ABCDG 1G 201234567891 01 11 21 31 41 57 4L S1 5 4D E C O D EY 0Y 1Y 2Y 3Y 4Y 5Y 6Y 71 51 41 31 21 11 097ABC123DE C O D E74 LS1 38G 2 AG 2 BG 14562C L KC L O C KM à N H ìN H16 IC 7 4L S138 Q ué t ký tự8 chốt d ữ liệu 74244R E SETV c cT ừ m ãSơ đồ m ạch quét m àn hìnhCLOCK Thiết kế mạch logic số Phần II: Thiết kế phần cứng Chơng II: Nguyên lý hoạt độngSau khi bật công tắc POWER ,ấn F1 (đọc phần lập trình ) mạch bắt đầu hoạt động bộ đếm 5Qúa trình ghi dữ liệu vào RAMDo quá trình đọc ROM yêu cầu phải liên tục để màn hình lúc nà cũng bảo đảm tốc độ quét và quét liên tục .Chính vì thế yêu cầu thiết kế phaỉ phối hợp ghi đọc sao cho khi dữ liệu đ-ợc ghi vào RAM thì ROM vẫn nhận đợc tín hiệu và tiếp tục đọc. Nhận xét là khi một từ mã đa từ RAM vào để đọc ROM ,lúc này quá trình đọc song hết 1 ký tự trong ROM cần thiết đủ 5 chu kỳ xung nhịp của xung CLOCK để quét đủ 5 cột trong một ma trận LED 5x7. Nh vậy RAM chỉ cần kích hoạt ở chu kỳ xung nhịp đầu tiên để đa ra từ mã , Từ mã này đợc chốt lại 31CLKTwĐếm 5EWQA,QB,QC000001 010 011100 100000010001 011Dữ liệu đưa vào RAM pua cổng song songTín hiệu tách kênh AFD0-D6A0-A5001000010011 100Từ mãD0-D5D6,D7,D8ROMvào chỉ Địa 000001010011 100TRSơ đồ thời gian quá trình ghiRA0-A5D0-D6A0-A5A0-A5D0-D6 D0-D6Tc Thiết kế mạch logic số Phần II: Thiết kế phần cứng bởi IC74373 sau đó 4 chu kỳ xung nhịp còn lại RAM sẽ rỗi nh vậy công việc ghi dữ liệu cho RAM ở thời gian này là rất hợp lý .Vậy từ trạng thái thứ hai (001) đến trạng thái thứ 5 (100 )của bộ đếm 5 ta sẽ đa một tín hiệu thông báo cho máy tính biết RAM đang rỗi và sẵn sàng ghi .Đó là tín hiệu EW (enable write ) đợc tổ hợp bằng một cổng OR 3 đầu vào QA,QB,QC của bộ đếm 5 .Tín hiệu này đa vào chân G của RAM (chân cho phép đọc RAM ở mức thấp) để chỉ cho phép đọc RAM ở trạng thái đầu ,lúc này đệm 2 chiều IC74245 (IC34 đi theo chiều thuận (tín hiệu EW qua cổng NOT đua vào chân DIR ) <trong khi đó tín hiệu này đợc đa về máy tính qua chân10 của cổng máy in (BUSY) để thông báo ch máy tính biết RAM sẵn sàng ghi .Đồng thời tín hiệu này sẽ chốt lại nội dung của tử mã vừa đợc RAM gửi đến ROM thông qua một IC chốt (IC36 74373 ) ,trên sơ đồ khối là bộ chốt ghi để nội dung từ mã vẫn thờng trực để đọc ROM. Mặt khác tín hiệu EW cũng đa về 2 chân 1G,2G của đềmhgi 74244 ( IC28) để mở đờng cho luồng địa cdỉ của từ mã đi vào ROM . Khi máy tính đồng ý ghi ,sẽ đa ra tín hiệu AW (acept write ) da vào chân W của RAM đồng ý ghi,lúc này dữ liệu mới đa qua cổng để tiến hành ghi . 2. Quá trình đọc dữ liệu và hiển thị lên màn hìnhKhi bật nguồn mạch đã sẵn sàng hoạt động đợi tín hiệu lệnh từ máy tính . Sau khi dữ liệu nhập từ bàn phím đợc ghi vào RAM đệm qua cổng song song ở chân 2-9 .Đây chính là mã của các ký tự do ngời thiết kế xác lập. Các bộ đếm bắt đầu hoạt động từ trạng thái 0 khi nhận đ-ợc tín hiệu cho phép đọc ở chân số 1 cổng song song ( ấn F1). Lúc này bộ đếm 16x8 ở trạng thái ban đầu là 0 sẽ xác lập trên 2 bộ giải mã hàng và cột là (0,0) hay (000B,0000B) ,đồng thời đa đến bus địa chỉ để đọc RAM ở vị trí 0000000B . Tín hiệu cho phép đọc cũng mở đờng dữ liệu cho bộ đệm 2 chiều đa dữ liệu chứa mã nhị phân của ký tự cần hiển thị đến chân địa chỉ của ROM 3 đầu ra của bộ đếm 6 này đợc đa cùng lúc đến ROM và bộ giải mã quét ký tự (giải mã 5 đầu ra bằng 1 IC 74LS138 ). Khi đếm xung đầu tiên nó gửi 3 bít 001 vào 3 đầu địa chỉ (D6 D8) của ROM để đọc vị trí thứ nhất thì đồng thời nó cũng chọn cột thứ nhất của ma trận đèn , đọc vị trí thứ 2 sẽ chọn hàng thứ 2 . cứ nh vậy sau 5 xung đếm thì nó hiển thị đợc 1 ký tự . Để hiểu rõ thêm ,hãy xem chi tiết minh hoạ quá trình hiển thị chữ A dới đây Giả sử từ mã để mã hoá ký tự A là 000000 ta có bảng sau:Xung đếmĐịa chỉ gửi đến ROM Dữ liệu đợc lu giữ trong ROMTừ mã Đầu rađếmD0 D1 D2 D3 D4 D5 D6 D7 D8H0H1H2H3H4H5H61 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 12 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 03 0 0 0 0 0 0 0 1 1 1 0 0 1 0 0 04 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 05 0 0 0 0 0 0 1 0 1 0 0 1 1 1 1 1 32 Thiết kế mạch logic số Phần II: Thiết kế phần cứng Sơ đồ mạch nh sau:Sau khi quét hết 5 hàng của ma trận đèn LED bộ đếm 6 trở về trạng thái 000 lúc này nó mới kích vào CLK của Bộ đếm 16x8 để thông báo là đã quét song 1 ký tự thì bộ đếm này mới chuyển sang trạng thái tiếp theo ( từ 0 -> 1 hay từ 0000000B->000001B).Có nghĩa là nó đa ra tín hiệu chọn hàng là 000 ở hàng 0 và tín hiệu chọn cột là 0001 ở cột thứ 2,Đồng thời đa đến RAM địa chỉ kế tiếp là 0000001 để đọc ký tự tiếp theo .Cứ nh vậy khi bộ đếm 16x8 đếm đến vị trí cuối cùng là hàng 8 cột 16 thì cũng là lúc đọc đến vị trí thứ 16x8 =128 của RAM đệm.lúc này nó mới hoàn thành song một chu kỳ đọc và tiếp tục chu kỳ thứ 2 ở hàng 1 cột 1 của màn hình => 1 chu kỳ đọc mất 128x5=640 Tc ( Tc = chu kỳ xung CLOCK) 3315141312111097123Y0Y1Y2Y3Y4Y5Y6Y7DECODEG2AG2BG1456ABC74LS138I C3 823I C421 231147493RO1RO2CLKBCLKACOUNTERQAQBQCQD129411Q0Q1Q2Q3Q4Q5Q6Q7I C36347813141718D0D1D2D3D4D5D6D711174LS373OELELATCH2569121516192022O0O1O2O3O4O5O6O7A0A1A2A3A4A5A6A7A8A9A10OECS2716EPROMI C371112131516171819ClockVccTừ mã lấy từ RAMEWSơ đồ quét và đọc 1 ký tự từ ROM Thiết kế mạch logic số Phần II: Thiết kế phần cứng 34CLKTRĐếm 5QAQBQCEWD0-D5D6,D7,D8(QA,QB,QC)Đếm 16 A0-A3(giải mã cột)Đếm 8 (A4-A6)giải mã hàng15TRTRĐịa chỉ vào ROMTừ mã000001 010 011100 000001 011100 000001 010 0111000000H0000HFFFFH0001H000H 001HCột1 Cột2 Cột16 Cột1Hàng1 Hàng2Chophép ghiSơ đồ thời gian qúa trình đọcR (xoá) [...]... 0 đa vào G1 và G2 của đệm 74244 (IC31) ,Tín hiệu xoá từ mức trở kháng cao chuyển lên 1 xoá trạng thái các bộ đếm về trạng thái ban đầu là 0 c ,Khối CLOCK phát xung CLOCK đa vào bộ đếm 6 THực hiện bởi IC định thời 555 Vấn đề quan trọng ở đây là ta phải chọn R và C bằng bao nhiêu để tần số làm việc cần thiết ®Ĩ tèc ®é qt ®đ nhanh sao cho m¾t ngêi không cảm nhận đợc sự nhấp nháy của đèn trong mỗi... =640 Tc  F =f c /650  F= 50 Hz  f c = 50 x 650 = 32500 Hz  f c = 1/(2RC) Chän R = 10 Ω , C= 1µ => f c = 50000 Hz =50kHz <=> T c = 20 às 2. Khối quét và giải mà hàng và cột Bộ đếm 5 (IC38) đợc thiết kế dựa trên IC7493 là bộ đếm nhị phân cấu tạo bởi 4 Flip Flop (đếm 16 ) đợc lấy trạng thái xoá ) 5 (001B ) .Bộ đếm này phối hợp víi 6 bit tõ m· lÊy tõ 29 GND TRI OUT RES Vcc DIS THR CON Vcc CLOCK . II: Thiết kế phần cứng Chơng 1: Phân tích tổng quát và sơ đồ khối của hệ thốngI. Sơ l ợc hoạt động của toàn bộ hệ thống Mạch hoạt động dựa trên nguyên. nhận từ RAM và 3 bít của bộ đếm 6 (D6 D8). Toàn bộ hệ thống đợc chia làm 2 khối lớn là khối điều khiển và Khối quét và giải mã nh hình v Khối điều khiển bao