Giáo trình kỹ thuật xung- số phần 8 pps

Hình 4.33: Th c hi n so sánh nhi u bit tr c ti pự ệ ề ự ế 4.4.3.2. Ph ng pháp xây d ng trên c s m ch so sánh 1 bitươ ự ơ ở ạ Đ m ch so sánh hai s nh phân 1 bit có th th c hi n công vi c xây d ngể ạ ố ị ể ự ệ ệ ự m ch so sánh hai s nh phân nhi u bit ta c i ti n l i m ch so sánh 1 bit nh sau:ạ ố ị ề ả ế ạ ạ ư ngoài các đ u vào và đ u ra gi ng nh m ch so sánh 1 bit ta đã kh o sát trên, cònầ ầ ố ư ạ ả ở có các đ u vào đi u khi n a<b, a>b, a = b, v i s đ m ch nh sau:ầ ề ể ớ ơ ồ ạ ư 178 B ng tr ng thái mô t ho t đ ng c a m ch so sánh nh phân 1 bit đ y đ nh sau:ả ạ ả ạ ộ ủ ạ ị ầ ủ ư Ph ng trình logic:ươ D a vào vi m ch so sánh đ y đ này, ng i ta th c hi n m ch so sánh hai sự ạ ầ ủ ườ ự ệ ạ ố nh phân 4 bit b ng cách s d ng các vi m ch so sánh 1 bit đ y đ này gi a aị ằ ử ụ ạ ầ ủ ữ 3 v i bớ 3 , a 2 v i bớ 2 , a 1 v i bớ 1 , a 0 v i bớ 0 v i cách n i theo s đ hình 4.35.ớ ố ơ ồ L u ý: Trên hình 4.35 m ch có 3 đ u vào đi u khi n (A>B), (A<B), (A=B) nênư ạ ầ ề ể đ m ch làm vi c đ c thì b t bu c cho đ u vào đi u khi n (A=B)=1.ể ạ ệ ượ ắ ộ ầ ề ể 179 4.5. M CH S H CẠ Ố Ọ 4.5.1. Đ i c ngạ ươ M ch s h c là m ch có ch c năng th c hi n các phép toán s h c +, -, x, /ạ ố ọ ạ ứ ự ệ ố ọ các s nh phân. Đây là c s đ xây d ng đ n v lu n lý và s h c (ALU) trong cácố ị ơ ở ể ự ơ ị ậ ố ọ b vi x lý ho c CPU.ộ ử ặ 4.5.2. B c ng (Adder)ộ ộ 4.5.2.1. B bán t ng (HA – Half Adder)ộ ổ B bán t ng th c hi n c ng 2 s nh phân 1 bitộ ổ ự ệ ộ ố ị Quy tác c ng nh sau:ộ ư 180 Trong đó a, b là s c ng, s là t ng, c là s nh .ố ộ ổ ố ớ B ng tr ng thái mô t ho t đ ng c a m ch và ph ng trình logicả ạ ả ạ ộ ủ ạ ươ : M ch c ng này ch cho phép c ng hai s nh phân 1 bit mà không th c hi nạ ộ ỉ ộ ố ị ự ệ c ng hai s nh phân nhi u bit.ộ ố ị ề 4.5.2.2. B t ng (B c ng toàn ph n FA: Full Adder)ộ ổ ộ ộ ầ S đ kh i:ơ ồ ố 181 Trong đó: - C n-1: S nh c a l n c ng tr c đóố ớ ủ ầ ộ ướ - C n : S nh c a l n c ng hi n t iố ớ ủ ầ ộ ệ ạ - S n : T ng hi n t iổ ệ ạ T b ng tr ng thái mô t ho t đ ng c a m ch ta vi t đ c ph ng trình logic:ừ ả ạ ả ạ ộ ủ ạ ế ượ ươ L p b ng karnaugh và t i thi u hoá, ta có:ậ ả ố ể 182 Ho c s d ng HA đ th c hi n FA:ặ ử ụ ể ự ệ 4.5.3. B tr (Subtractor)ộ ừ 4.5.3.1. B bán tr (B tr bán ph n – HS: Half subtractor)ộ ừ ộ ừ ầ B bán tr th c hi n tr 2 s nh phân 1 bit.ộ ừ ự ệ ừ ố ị Quy t c tr nh sau:ắ ừ ư Trong đó a là s b tr , b là s tr , D là hi u, B là só m n. B ng tr ng thái:ố ị ừ ố ừ ệ ượ ả ạ Ph ng trình logic:ươ M ch này ch cho phép tr hai s nh phân 1 bit mà không th c hi n vi c trạ ỉ ừ ố ị ự ệ ệ ừ hai s nh phân nhi u bit.ố ị ề 183 4.5.3.2. B tr toàn ph n (FS – Full subtractor)ộ ừ ầ M ch có s đ kh i và b ng tr ng thái mô t ho t đ ng nh sau:ạ ơ ồ ố ả ạ ả ạ ộ ư Trong đó: B n-1 : S m n c a l n tr tr c đóố ượ ủ ầ ừ ướ B n : S m n c a l n tr hi n t iố ượ ủ ầ ừ ệ ạ D n : Hi u s hi n t iệ ố ệ ạ L p b ng Karnaugh và t i thi u hoá, ta có:ậ ả ố ể Có hai cách th c hi n b tr toàn ph n theo bi u th c logic đã tìm đ c: ho cự ệ ộ ừ ầ ể ứ ượ ặ th c hi n tr c ti p (hình 4.44) ho c s d ng HS đ th c hi n FS (hình 4.45).ự ệ ự ế ặ ử ụ ể ự ệ 184 T b c ng toàn ph n, ta xây d ng m ch c ng hai s nh phân nhi u bit b ngừ ộ ộ ầ ự ạ ộ ố ị ề ằ hai ph ng pháp: N i ti p và Song song.ươ ố ế Ph ng pháp n i ti p:ươ ố ế 185 Thanh ghi A ch a s A: aứ ố 3 , a 2 , a 1 , a 0 Thanh ghi B ch a s B: bứ ố 3 , b 2 , b 1 , b 0 Thanh ghi S ch a s S: sứ ố 3 , s 2 , s 1 , s 0 Nh c đi m c a ph ng pháp này là th i gian th c hi n lâu.ượ ể ủ ươ ờ ự ệ Ph ng pháp song song:ươ Đ kh c ph c nh c đi m đó, ng i ta dùng ph ng pháp c ng song song. ể ắ ụ ượ ể ườ ươ ộ Do tín hi u đi u khi n Cệ ề ể k (đi u khi n c ng) đ ng th i nên th i gian th c hi nề ể ộ ồ ờ ờ ự ệ phép c ng nhanh h n ph ng pháp n i ti p, song do s nh v n ph i chuy n n iộ ơ ươ ố ế ố ớ ẫ ả ể ố ti p nên s nh h ng t c đ x lý. Vì v y ng i ta c i ti n m ch trên thành m chế ẽ ả ưở ố ộ ử ậ ườ ả ế ạ ạ c ng song song v i s nh nhìn th y tr c (m ch c ng nh nhanh)ộ ớ ố ớ ấ ướ ạ ộ ớ B ng cách d a vào s phân tích m ch c ng toàn ph n nh sau:ằ ự ự ạ ộ ầ ư Ta có: Suy ra: Trong đó Khi n = 0: Khi n = 1: 186 Khi n = 2: Khi n = 3: Đây chính là c s tính toán đ t o ra s nh cơ ở ể ạ ố ớ 1 , c 2 , c 3 tuỳ thu c aộ n , b n nên lúc đó s tìm đ c Sẽ ượ n . Trên th c t ng i ta đã ch t o ra các vi m ch c ng nh nhanh,ự ế ườ ế ạ ạ ộ ớ ví d IC 7483.ụ 187 [...]... khi J=K=1, người ta thực hiện các mạch đếm Chức năng của mạch đếm là đếm số xung CK đưa vào đầu vào hoặc thể hiện số trạng thái có thể có của các đầu ra Nếu xét khía cạnh tần số của tín hiệu thì mạch đếm có chức năng chia tần, nghĩa là tần số của tín hiệu ở đầu ra là kết quả của phép chia tần số của tín hiệu C K ở đầu vào cho số đếm của mạch Ta có các loại: mạch đếm đồng bộ, không đồng bộ và đếm vòng... 5.2.1.4 Tần số hoạt động lớn nhất của mạch đếm đồng bộ n tầng: Trong mạch (Hình 5.4) ta cần 2 cổng AND Trong trường hợp tổng quát cho n tầng, số cổng AND là (n-2) như vậy thời gian tối thiểu để tín hiệu truyền qua mạch là: Tần số cực đại xác định bởi: 191 Để gia tăng tần số làm việc của mạch, thay vì dùng các cổng AND 2 đầu vào ta phải dùng cổng AND nhiều đầu vào và mắc theo kiểu: Như vậy tần số làm việc... chứa Q và Q tương ứng để suy ra ngay các trị J và K nên ta đã chia bảng Karnaugh ra làm 2 phần chứa Q và Q và nhóm riêng từng phần này Từ các kết quả này, ta vẽ được mạch (Hình 5.4) Hình 5.4 Bây giờ ta có thể kiểm tra xem nếu như vì một lý do nào đó, số đếm rơi vào các trạng thái không sử dụng (tương ứng với số từ 10 đến 15) thì khi có xung đồng hồ trạng thái tiếp theo sẽ như thế nào? Mạch có quay... CK và các ngã ra của các FF: Hình 5.6 Tổ hợp các số tạo bởi các ngã ra các FF D, C, B, A là số nhị phân từ 0 đến 15 5.2.2.2 Mạch đếm không đồng bộ, n tầng, đếm xuống (n=4): Để có mạch đếm xuống ta nối Q (thay vì Q) của tầng trước vào đầu vào CK của tầng sau (Hình 5.7) là mạch đếm xuống 4 tầng Dạng sóng ở đầu ra các FF và số đếm tương ứng cho ở (Hình 5 .8) 197 ... các FF sao cho mạch giao hoán tạo các đầu ra đúng như bảng đã lập Giả sử ta dùng FF tác động 188 bởi cạnh xuống của xung CK (Thật ra, kết quả thiết kế không phụ thuộc vào chiều tác động của xung CK, tuy nhiên điều này phải được thể hiện trên mạch nên ta cũng cần lưu ý) Với 4 FF mạch đếm được 24=16 trạng thái và số đếm được từ 0 đến 15 Ta có bảng trạng thái: Nhận thấy: - FF A đổi trạng thái sau từng xung... trạng thái 1410 (1110), nó sẽ nhảy tiếp vào trạng thái 1510 (1111) rồi sau đó nhảy về 210 (0010) (Dòng 5 và 6) Tóm lại, nếu có một sự cố xảy ra làm cho số đếm rơi vào các trạng thái không sử dụng thì sau 1 hoặc 2 số đếm nó tự động quay về một trong các số đếm từ 0 đến 9 rồi tiếp tục đếm bình thường Phương pháp MARCUS Phương pháp MARCUS cho phép xác định các biểu thức của J và K dựa vào sự thay đổi của... tần số làm việc không phụ thuộc vào n và bằng: 5.2.1.5 Mạch đếm đồng bộ Modulo - N (N ≠ 2n) Để thiết kế mạch đếm modulo - N, trước nhất ta phải chọn số tầng Số tầng n phải thỏa điều kiện: 2n-1 < N < 2n Thí dụ thiết kế mạch đếm 10 (N = 10) 24-1 < 10 < 24 Vậy số tầng là 4 Có nhiều phương pháp thiết kế mạch đếm đồng bộ modulo-N Sau đây ta khảo sát hai phương pháp: dùng hàm Chuyển và MARCUS ể Phh h ng pháp... vị trí 1 và x), FF D được xác định J và K riêng Ta được lại kết quả trên Trên thị trường có khá nhiều IC đếm: - 4 bit BCD: 74160, 74162, 74190, 74192, 4192, 4510, 45 18 - 4 bit nhị phân: 74161, 74163, 74191, 74193, 4193, 4516, 4520 - 8 bit nhị phân: 74269, 74579, 74779 5.2.2 Mạch đếm không đồng bộ Là các mạch đếm mà các FF không chịu tác động đồng thời của xung CK Khi thiết kế mạch đếm không đồng...CHƯƠNG V HỆ TUẦN TỰ 5.1 KHÁI NIỆM CHUNG Mạch số được chia làm 2 loại chính: Hệ tổ hợp và hệ tuần tự Đổi với hệ tổ hợp: tín hiệu đầu ra ở trạng thái kế tiếp chỉ phụ thuộc vào trạng thái hiện tại của đầu vào, mà không quan tâm trạng thái hiện tại của... JB = KB = QA - FF C đổi trạng thái nếu trước đó QA = QB = 1, vậy: TC = JC = KC = QA.QB - FF D đổi trạng thái nếu trước đó QA=QB=QC=1, vậy: TD = JD = KD = QA.QB.QC = TC.QC Ta được kết quả ở (hình 5.1) 189 Hình 5.1 5.2.1.2 Mạch đếm đồng bộ n tầng, đếm xuống Bảng trạng thái: Nhận thấy: - FF A đổi trạng thái sau từng xung CK, vậy: TA = JA = KA = 1 - FF B đổi trạng thái nếu trước đó QA = 0, vậy: TB = JB . = b, v i s đ m ch nh sau:ầ ề ể ớ ơ ồ ạ ư 1 78 B ng tr ng thái mô t ho t đ ng c a m ch so sánh nh phân 1 bit đ y đ nh sau:ả ạ ả ạ ộ ủ ạ ị ầ ủ ư Ph ng trình logic:ươ D a vào vi m ch so sánh đ y. bitộ ổ ự ệ ộ ố ị Quy tác c ng nh sau:ộ ư 180 Trong đó a, b là s c ng, s là t ng, c là s nh .ố ộ ổ ố ớ B ng tr ng thái mô t ho t đ ng c a m ch và ph ng trình logicả ạ ả ạ ộ ủ ạ ươ : M ch c ng này. tr ng thái mô t ho t đ ng c a m ch ta vi t đ c ph ng trình logic:ừ ả ạ ả ạ ộ ủ ạ ế ượ ươ L p b ng karnaugh và t i thi u hoá, ta có:ậ ả ố ể 182 Ho c s d ng HA đ th c hi n FA:ặ ử ụ ể ự ệ 4.5.3.