GIáo trình truyền dữ liêu part 4 doc

(H 4.6) • Ý nghĩa các chân : - , CS 1 , CS 0 : Chip slect : chọn chip - RS : Reg. Select : Chọn thanh ghi (1: Dữ liệu; 0: Ðiều khiển) - R / : Read / Write - : Interrupt request : Yêu cầu ngắt - D 7 -D 0 : Data Bus I/O : Bus dữ liệu vào/ra - E : Data I/O Enable and Clkng (Ðiều khiển xuất nhập dữ liệu vào/ra bus) - RxCLK, TxCLK : Ngã vào xung ñồng hồ thu, phát - : Clear To Send - : Request To Send - : Carrier Detect : Dò sóng mang - RxD, TxD : Dữ liệu thu, phát - V SS : Mass nguồn (GND) - V DD : Nguồn dương (+5 V) Các chi tiết của giao thức ñược chọn bằng cách ghi 1 byte vào thanh ghi ñiều khiển dựa theo bảng 4.2. Trạng thái thu phát và trạng thái lỗi ñược ñọc từ thanh ghi trạng thái, dựa vào bảng 4.3 Thanh ghi ñiều khiển hoặc thanh ghi trạng thái ñược chọn khi chân RS xuống thấp và thanh ghi dữ liệu thu hoặc phát ñược chọn khi RS lên cao. Thanh ghi dữ liệu phát và ñiều khiển chỉ có thể ghi (write). Thanh ghi dữ liệu thu và trạng thái chỉ có thể ñọc (read). Bảng 4.2 6850 Control Register Word Bits D 7 Cho phép ngắt thu C 7 1 = ở thấp khi thanh ghi ñệm thu ñầy 0 = Không cho phép ngắt thu D 6 Ðiều khiển ngắt phát - phát C 6 00 = low. Không cho phép ngắt phát 01 = low. Cho phép ngắt phát 10 = high. Không cho phép ngắt phát 11 = low. Không cho phép ngắt phát & D 5 C 5 Phát bit 0 (break level) D 4 Chọn chiều dài ký tự, KTchẵn lẻ, Số bit stop C 4 000 = 7 bit + Chẵn + 2 Stop 001 = 7 bit + Lẻ + 2 Stop 010 = 7 bit + Chẵn + 1 Stop D 3 C 3 011 = 7 bit + Lẻ + 1 Stop 100 = 8 bit + 2 Stop 101 = 8 bit + 1 Stop D 2 C 2 110 = 8 bit + Chẵn + 1 Stop 111 = 8 bit + Lẻ + 1 Stop D 1 Chon hệ số chia tần xung C K C 1 00 = : 1 01 = : 16 D 0 C 0 10 = : 64 11 = Master Reset Ghi chú : * Master reset, thanh ghi ñiều khiển có bít C 1 C 0 = 11, Reset tất cả các bít của thanh ghi trạng thái và ñưa chân và lên cao * Bít C 7 = 1, CPU bị ngắt nếu: - Thanh ghi dữ liệu thu ñầy - Bị tràn - Có một biến ñổi từ thấp lên cao ở chân (modem không dò ra sóng mang) Bảng 4 .3 6850 Status Register Bits D 7 Trạng thái pin IRQ 1 = low Reset bởi việc ñọc thanh ghi ñệm thu hay viết vào thanh ghi phát D 6 Lỗi chẵn lẻ PE 1 = Có lỗi chẵn lẻ Set/Reset khi chuyển dữ liệu thu D 5 Lỗi tràn (Overrun) OVRN 1 = Báo lỗi tràn và giữ bit RDRF = 1 Set/Reset khi chuyển dữ liệu thu D 4 Lỗi khung FE 1 = Có lỗi khung Set/Reset khi chuyển dữ liệu thu D 3 Xóa ñể phát CTS Tuỳ trạng thái chân Chân ở mức cao sẽ vô hiệu hóa bit TDRE D 2 Dò sóng mang CD 1 = chân ở mức cao (no carrier) ( xem ghi chú) D 1 Thanh ghi phát trống TDRE 1= Phần phát chờ nhận ký tự. Reset bởi việc ghi vào thanh ghi phát D 0 Thanh ghi thu ñầy RDRF 1 = Phần thu chờ ñọc ký tự. Reset bởi việc ñọc thanh ghi ñệm thu Ghi chú : bit CD lên 1 làm cho chân xuống thấp khi bit C 7 set = 1. Bit CD vẫn giữ 1 sau khi pin xuống thấp và bị xóa sau khi ñọc thanh ghi trạng thái, và thanh ghi dữ liệu thu, hoặc cho ñến khi MRST xảy ra. Thông tin trong thanh ghi trạng thái ñược ñọc bởi CPU và cho biết trạng thái hiện hành của 6850 Bít D 0 : (RDRF) Bít này set 1 sau khi data nhận ñược ñã truyền từ thanh ghi dịch thu tới thanh ñệm thu và nó ñược xóa sau khi CPU ñã ñọc data Bít D 1 : (TDRE) Bít này ñược set khi data ñã chuyển từ thanh ghi ñệm phát ñến thanh ghi dịch phát, nó ñược xóa khi CPU viết từ mới vào thanh ghi ñệm phát Bít D 2 : (CD) Bít này ñược set nếu Modem không dò ra sóng mang Bít D 3 : (CTS) Bít này ñược reset ( =0) nếu có tín hiệu tác ñộng xóa ñể gửi Bít D 4 : (FE) Bít này set nếu máy thu không dò ra bít stop ( sai khung) Bít D 5 : (OVRN) Bít này set nếu 6850 chuyển data thu ñược từ thanh ghi dịch thu vào thanh ghi ñệm thu trước khi CPU ñọc nội dung trong thanh ghi này, nó chỉ rằng có một phần bản tin bị mất. Bít này ñược reset khi CPU ñọc thanh ghi ñệm thu Bít D 6 : (PE) Bít này set khi máy thu dò ra lỗi parity Bít D 7 : (IRQ) Bít này set khi có tín hiệu tác ñộng trên ngã ra tới CPU 4.3.2.3 Vận hành : Vận hành 6850 ñược mô tả qua các bước : Khởi ñộng, phát một ký tự và thu một ký tự - Khởi ñộng : Chú ý rằng 6850 không có reset phần cứng. Việc reset chip ñược ñiều khiển bằng cách ghi byte ñiều khiển vào thanh ghi ñiều khiển (lập các bít C 0 = C 1 = 1) - Reset chip: các bit trong thanh ghi trạng thái về 0 và hai chân và lên cao - Lập trình từ ñiều khiển ñể chọn giao thức hoạt ñộng. - Phát một ký tự: Khi ñã khởi ñộng chip ta chỉ cần 2 bước ñể phát một ký tự - Chân phải ở mức thấp - Ðợi cho ñến khi bít TDRE = 1 (trong thanh ghi trạng thái) - Ghi ký tự cần phát vào thanh ghi dữ liệu phát Một ví dụ ñể thấy hoạt ñộng phát của 6850. Từ ñiều khiển ghi vào thanh ghi có dạng 10101101. Do bít D 6 và D 5 là 0 và 1, một tín hiệu mức thấp tác ñộng cho bởi chân gửi tới modem, sau một thời gian trể xác ñịnh, modem gửi tín hiệu tác ñộng mức thấp tới chân C , báo dữ liệu sẵn sàng ñể gửi ñi. CPU ñọc thanh ghi trạng thái và nếu bít D 1 (TDRE) lên 1 nó sẽ gửi từ kế tiếp ñến thanh ghi ñệm phát, từ này ñược chốt vào thanh ghi khi chân E chuyển từ mức cao xuống thấp, ñiều này khiến cho bít TDRE reset xuống 0. Mạch logic bên trong tạo bít kiểm tra lẻ theo yêu cầu và chuyển dữ liệu cùng với bít start, bít parity và bít stop vào thanh ghi dịch phát. Dữ liệu ñược chuyển ra ngoài trên ñường TxD với bit rate bằng 1/16 tần số xung ñồng hồ ở chân TxCLK . Khi dữ liệu ñã chuyển vào thanh ghi dịch phát bít TDRE của thanh ghi trạng thái lên 1, một lần nữa vì bít D 6 và D 5 của thanh ghi ñiều khiển là 0 và 1 nên khi TDRE lên 1 một tín hiệu ngắt tự ñộng gửi ñến CPU ở ngã ra .CPU trả lời bằng cách gửi từ thứ 2 tới thanh ghi ñệm phát mặc dù từ thứ nhất có thể chưa hoàn toàn chuyển ra ngoài. Sở dĩ ñược như vậy vì 6850 dùng thanh ghi ñôi và việc này làm gia tăng vận tốc truyền Thu một ký tự Có 3 bước cần thiết ñể thu một ký tự Chân phải ở mức thấp - Ðợi cho ñến khi bít RDRF = 1 - Ðọc trạng thái lỗi từ thanh ghi trạng thái - Ðọc ký tự thu từ thanh ghi dữ liệu thu Các ngắt phát và/hoặc thu có thể ñược cho phép bởi từ ñiều khiển (xem bảng 4.2) Chân sẽ ở mức thấp bất cứ khi nào các bít trạng thái TDRE và/hoặc RDRF là 1. Trong khi chân ở thấp bít trạng thái IRQ là 1. Dưới ñây là quá trình thu một ký tự Tín hiệu nối tiếp tới chân RxD của ACIA. Thông thường chân này ở mức cao khi không có tín hiệu vào. Khi có tín hiệu tới bít ñầu tiên là bít start (bít D 0 ) làm chân RxD chuyển từ cao xuống thấp. Giả sử tần số xung ñồng hồ thu bằng 16 lần vận tốc bít, thì sau 8 chu kỳ ñồng hồ kể từ khi chân RxD chuyển từ cao xuống thấp, ngã vào này ñược kiểm tra một lần nữa và nếu nó vẫn còn ở mức thấp, bít start mới có giá trị, nếu không ACIA xem tín hiệu nhận ñược là nhiễu và tiếp tục giám sát sự thay ñổi ở chân này ñể tìm ra bít start. Dùng 8 chu kỳ ñồng hồ sau khi có sự thay ñổi trạng thái của chân RxD khiến cho data ñược lấy mẫu ñúng ngay ñiểm giữa và ñược chuyển vào thanh ghi dịch thu sau mỗi 16 xung ñồng hồ. Việc kiểm tra lỗi ñược thực hiện và khi có lỗi xảy ra các bít báo lỗi tương ứng trong thanh ghi trạng thái sẽ ñược set. Sau khi số bít dữ liệu mong muốn ñã nhận ñược, bản tin ñược chuyển song song từ thanh ghi dịch thu tới thanh ghi ñệm thu và bít 0 (RDRF) của thanh ghi trạng thái ñược set lên 1. Nếu bít 7 của thanh ghi ñiều khiển ñược set (ñưa lên 1) trong suốt thời gian khởi ñộng, một ngắt tới CPU ñược tự ñộng tạo ra do chân xuống thấp. CPU thực hiện chương trình phục vụ ngắt và ñọc thanh ghi trạng thái ñể biết nguyên nhân ngắt. Nếu CPU tìm thấy bít RDRF ñã set nó sẽ ñọc dữ liệu trong thanh ghi ñệm thu. Hành ñộng này xóa bít RDRF của thanh ghi trạng thái. Phần thu của 6850 cũng dùng thanh ghi ñôi cho phép từ kế tiếp chuyển vào thanh ghi dịch trong khi từ trước ñó chưa hoàn toàn ñược ñọc vào CPU nhằm tăng vận tốc truyền như nói trên. 4 .3.2.4 Giao tiếp của 6850 với vi xử lý : ACIA 6850 có thể giao tiếp với họ vi xử lý 6800 hoặc 6502 (H 4.7) (H 4 .7) Ghi chú: Trong mạch (H 4.7) - Φ 2 là tín hiệu xung ñồng hồ chuẩn cho tất cả thiết bị ngoại vi của 6800. - : Valid memory address, ngã ra chỉ báo cho các thiết bị ngoại vi của 6800 biết có một ñịa chỉ có hiệu lực trên bus ñịa chỉ. - Mạch giao tiếp trên không truyền qua modem (các chân và nối mass) - Việc giải mã ñịa chỉ ñược thực hiện từ bên ngoài cho ngã vào - Chân CS 1 và CS 0 phải nối lên mức cao - Các ngắt ñược báo cho CPU từ chân ñể báo cho CPU biết các thanh ghi thu hoặc phát ñã sẵn sàng. Các thao tác này cũng có thể chọn lựa bởi việc lập trình thích hợp cho các bit cho phép ngắt trong thanh ghi ñiều khiển. 4.3.3. USART 8251A của Intel : 4 .3.3.1 - Tính năng tổng quát . 4.3.3.2 - Mô hình và sơ ñồ khối . 4.3.3.3 - Vận hành . 4.3.3.4 Giao tiếp với CPU của 8251A . 4 .3.3.1 - Tính năng tổng quát : 8251A là một chuẩn công nghiệp USART, ñược chế tạo từ kỹ thuật NMOS, có 28 chân, ñược thiết kế ñể truyền dữ liệu tốc ñộ lên ñến 64 kbps tương thích với họ µP của Intel như MCS-48, 80, 85 và iAPX-86, 88 8251A ñược dùng như một thiết bị ngoại vi và ñược lập trình bởi CPU ñể truyền dữ liệu nối tiếp. USART nhận các ký tự dữ liệu từ µP ở dạng song song, sau ñó ñổi chúng thành dạng nối tiếp ñể phát ñi. Ðồng thời, 8251A có thể thu dòng dữ liệu nối tiếp và ñổi chúng thành các ký tự dữ liệu song song gửi ñến µP. USART sẽ báo cho µP biết khi nào có thể nhận một ký tự từ µP ñể phát, hoặc khi nào ñã thu ñược một ký tự ñể cho µP ñọc. µP có thể ñọc trạng thái của USART bất cứ lúc nào. Những trạng thái này bao gồm các lỗi truyền dữ liệu và các tín hiệu ñiều khiển như là RxRDY (Receiver Ready) và TxRDY (Transmitter Ready) 4.3.3.2 - Mô hình và sơ ñồ khối (H 4.8): (H 4.8) 8251A có thanh ghi dữ liệu ñôi và các thanh ghi ñiều khiển và trạng thái riêng biệt, ñiều này làm ñơn giản việc lập trình và tăng hiệu quả sử dụng thời gian của CPU (tăng vận tốc thu, phát). - Nó chỉ ñược truyền bất ñồng bộ máy thu dò và ngưng hoạt ñộng tự ñộng mà không cần sự ñiều khiển của CPU - Kết thúc một cuộc liên lạc, TxD line luôn trở về trạng thái nghỉ (mark state), tức phát tín hiệu 1, trừ khi bít D 3 (SBRK) trong thanh ghi ñiều khiển ñược set = 1 - Trạng thái logic của bít D 0 (Tx Enable) cho phép máy truyền xong các ký tự ñã nạp vào thanh ghi mặc dù có lệnh dừng. 8251A có khả năng thực hiện giao thức truyền ñồng bộ và bất ñồng bộ. Ở ñây ta chỉ bàn ñến khả năng truyền bất ñồng bộ. - Trong chế ñộ truyền bất ñồng bộ, chiều dài ký tự có thể từ 5 ñến 8 bít với tần số xung clock bằng 1, 16, 64 lần giá trị baud - Có khả năng phát ký tự Break và 1, 1,5 hoặc 2 bít Stop - Dò ñược các lỗi chẵn lẻ, sai khung và lỗi tràn - Ngã vào và ra tương thích TTL. - Chức năng các khối và ý nghĩa các chân IC : - Data Bus Buffer : Là bộ ñệm 8 Bít, hai chiều, 3 trạng thái ñược dùng ñể giao tiếp 8251A với Bus dữ liệu của hệ thống. Dữ liệu ñược phát hay thu tùy thuộc lệnh Input hay Output của CPU. Từ ñiều khiển, từ lệnh và thông tin trạng thái cũng ñược truyền qua Data Bus. Khối chức năng này nhận tín hiệu từ Bus ñiều khiển của hệ thống và phát tín hiệu ñiều khiển hoạt ñộng của cả IC, nó chứa thanh ghi từ ñiều khiển chế ñộ hoạt ñộng (control word), thanh ghi từ ñiều khiển vận hành (command word) là các thanh ghi xác ñịnh những chức năng của IC Khối này gồm các chân : D 0 – D 7 : Data bus I/O : bus dữ liệu vào/ra RST : Reset : Ðặt lại : mức cao của ngã vào này ñưa 8251A vào trạng thái nghỉ cho tới khi có một từ control mới ñược viết vào ñể xác ñinh chế ñộ vận hành của nó. CLK : System Clock : Xung ñồng hồ hệ thống : ngã vào dùng ñịnh thời bên trong IC, tần số xung Clock phải lớn hơn 30 lần tốc ñộ thu phát bít : Write : CPU ghi dữ liệu hay từ control vào 8251A, ñây là ngã vào tác ñộng mức thấp. : Read : CPU ñọc dữ liệu hay thông tin về trạng thái từ 8251A : Chip select : chọn chip C/ : Control/Data : Ðiều khiển/Dữ liệu. Ðây là ngã vào, liên kết với và ảo bảo cho 8251A biết tầng ở Data bus là ký tự dữ liệu, từ control hay thông tin về trạng thái. Bảng 4.4 dưới ñây cho thấy kết quả của sự phối hợp các ngã vào nói trên : Bảng 4 .4 C/ 0 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 x 1 1 0 x x x 1 8251A DATA → DATA BUS DATA BUS → 8251A DATA STATUS → DATA BUS DATA BUS → CONTROL DATA BUS → 3-STATE DATA BUS → 3-STATE - Modem Control : 8251A có một tập hợp ngã vào/ra ñiều khiển ñược dùng ñể ñơn giản sự giao tiếp với hầu hết các Modem, gồm các chân : : Data Set Ready : Ngã vào ñiều khiển bởi bít D 7 của thanh ghi trạng thái (D 7 = 1 chân xuống thấp). Trạng thái của nó có thể ñược test bởi CPU nhờ tác vụ ñọc trạng thái. : Data Terminal Ready : Ngã ra ñiều khiển bởi bít D 1 của thanh ghi ñiều khiển vận hành (command ; D 1 = 1 chân xuống thấp).Trạng thái của nó có thể ñược kiểm soát bởi từ command. Có thể dùng test chân của modem . : Request To Send : Ngã ra ñiều khiển bởi bít D 5 trong thanh ghi ñiều khiển (D 5 = 1 chân xuống thấp). Có thể ñược dùng ñể test chân của modem. : Clear To Send : Ngã vào, mức thấp cho phép 8251A phát dữ liệu nối tiếp nếu bít Tx Enable trong thanh ghi từ command (D 0 ở mức 1). Khi phần phát Tx ñang phát nếu bit T x Enable = 0 hoặc chân cao, Tx sẽ phát tất cả Data trong USART trước khi nghỉ. - Transmitter buffer : Nhận Data song song từ Data bus buffer, ñổi sang nối tiếp, thêm các bít ñặc biệt và xuất tín hiệu hỗn hợp ra ngã khi có cạnh xuống của xung Clock phát . - Transmitter Control : TxC quản lý tất cả hoạt ñộng liên quan ñến việc phát tín hiệu TxRDY : Trans. Ready, ngã ra này báo cho CPU biết máy phát sẵn sàng nhận dữ liệu. Chân TxRDY có thể dùng như là một ngắt cho hệ thống, vì nó ñược che bởi Tx Enable, hoặc ñối với tác vụ hỏi vòng (polling), CPU có thể kiểm soát TxRDY bằng tác vụ ñọc trạng thái (bít D 0 trong thanh ghi trạng thái). TxRDY tự ñộng reset bởi cạnh xuống (leading edge) của khi ký tự dữ liệu ñược nạp từ CPU. TxE : Trans. Reg. Empty : thanh ghi phát trống : Khi 8251A không có gì ñể phát, ngã ra TxE lên cao. TxE có thể ñược dùng ñể chỉ lúc chấm dứt phát sao cho CPU biết lúc phải ñổi sang ñường dây khác trong cách truyền bán song công (HDM) : Transmitter Clock : Xung ñồng hồ phát có tần số là một bội của vận tốc ñiều chế (Baud rate), tùy theo lập trình, bội này có thể là 1, 16, 64 (chỉ dùng cho chế ñộ bất ñồng bộ). Thí dụ: Vận tốc ñiều chế là 110 baud thì: - = 110 Hz khi ở chế ñộ x1 (B 1 B 0 = 01) - = 1,72 KHz khi ở chế ñộ x1 (B 1 B 0 = 10) - = 7,04 KHz khi ở chế ñộ x1 (B 1 B 0 = 11) - Receiver Buffer : Nhận dữ liệu nối tiếp ñổi thành song song, kiểm tra lỗi và gửi ký tự tới CPU. Dữ liệu nối tiếp vào ngã vào RxD bối cạnh lín của tín hiệu - Receiver Control : Quản lý tất cả hoạt ñộng thu của IC RxRDY : Ngã ra này báo 8251A chứa một ký tự sẵn sàng ñọc vào CPU. RxRDY có thể nối vào cấu trúc ngắt của CPU hay ñối với tác vụ hỏi vòng, CPU có thể kiểm soát trạng thái của RxRDY bằng cách dùng tác vụ ñọc trạng thái (bít D 1 ) . Bít RxE (Receive Enable, D 2 ) trong thanh ghi ñiều khiển vận hành (command) có tác dụng ñiều khiển chân RxRDY, khi RxE = 0 thì RxRDY ở ñiều kiện không ñược phép. : Receiver Clock : Xung ñồng hồ thu có tần số là bội của vận tốc ñiều chế : x 1 , x 16 và x 64 SYN/BRK : Sync detect/Break detect : Dò ñồng bộ/ Ngưng: - Khi hoạt ñộng ở chế ñộ truyền ñồng bộ chân này có thể là ngã vào hoặc ngã ra tùy vào từ control ñã lập trình * Khi là ngã ra (ở chế ñộ ñồng bộ bên trong) chân này lên cao khi phần thu dò ra từ ñồng bộ. * Khi là ngã vào (ở chế ñộ ñồng bộ bên ngoài) tín hiệu mức cao tới khiến 8251A bắt dầu thu dữ liệu khi có cạnh lên của xung ñồng hồ kế tiếp. - Khi hoạt ñộng ở chế ñộ truyền bất ñồng bộ chân này là ngã ra và lên cao khi máy thu ngưng nhận tín hiệu trong khoảng thời gian tương ñương 2 ký tự. Chân này ñươc reset bởi tín hiệu MRST hay chân RxD lên cao. Break Detect cũng có thể ñược ñọc như một bít trạng thái. Khác với 6402, ở 8251A tất cả dữ liệu ñến và từ µP ñều ñi qua bus dữ liệu (data bus) nối với các chân D 0 -D 7 . Ðịa chỉ thanh ghi ñược ñịnh bởi chân C/ (Control/Data). Khi chân này lên cao cho phép chọn thanh ghi ñiều khiển (mode, command, status). Khi chân này xuống thấp cho phép chọn các thanh ghi dữ liệu (là các bộ ñệm thu và phát). Bộ ñệm phát và thanh ghi ñiều khiển chỉ có thể ghi(write), trái lại bộ ñệm thu và thanh ghi trạng thái chỉ có thể ñọc (read). Thanh ghi chọn chế ñộ (mode) chỉ có thể ñược truy xuất sau khi chip ñược reset. Bảng 4 .5 Từ chọn chế ñộ và ñiều khiển vận hành (Mode Control and Command word bits) D 7 Chọn số bit stop S 1 00 = không 01 = 1 bit Stop Vào chế ñộ tìm từ SYNC. EH 1 = Cho phép tìm từ SYN. D 6 S 0 10 = 1,5 bit Stop 11 = 2 bit Stop Reset nội IR 1 = Reset D 5 Chọn KT chẵn EP 1 = Chẵn 0 = lẻ Yêu cầu phát RTS 1=Chân thấp 0 = Cao D 4 Cho phép KT chẵn lẻ PEN 1 = Có bit chẵn lẻ 0 = Không Reset lỗi ER 1 = Reset cờ lỗi PE,OE,FE về 0 D 3 Chọn chiều dài ký tự L 1 00 = 5 Bits 01 = 6 Bits Phát ký tự Break SBRK 1 = Chân TxD thấp 0 = Vận hành bình thường D 2 L 0 10 = 7 Bits 11 = 8 Bit Cho phép thu RxEN 1 = Enable 0 = Disable D 1 Chọn hệ số chia xung C K B 1 00 = Sync. Mode 01 = : 1 DTE sẵn sàng DTR 1 = Chân thấp 0 = Cao D 0 B 0 10 = : 16 11 = : 64 Cho phép phát TxEN 1 = Cho phép 0 = Kháng Từ chọn chế ñộ (mode control) Từ ñiều khiển vận hành (command) Sử dụng 8251A ñòi hỏi các ñoạn chương trình ngắn ñể nạp từ chọn mode (mode control word) và từ ñiều khiển (command word) cho các thanh ghi ñiều khiển, cũng như ñể ñọc ñịnh kỳ thanh ghi trạng thái (status). Chi tiết của 3 thanh ghi này ñược cho trong bảng 4.5 và 4.6 Bảng 4 .6 Thanh ghi trạng thái 8251A (Status Register) D 7 DCE sẵn sàng DSR 1 = Chân thấp 0 = Cao D 6 Dò từ SYN SYNDET 1 = Dò ra từ SYN (Synchronous only) [...]... chia theo h s 1, 16 ho c 64 ñã ch n trong t ch n mode Ho t ñ ng thu c a 8251A gi ng như 6850 c a Motorola, b t ñ u sau khi hi u l c hóa bít start, d li u ñư c l y m u khi có c nh lên c a xung ñ ng h 4. 3.3 .4 Giao ti p v i CPU c a 8251A : (H 4. 9) mô t k t n i gi a 8251A và CPU Giao ti p gi a 8251A và CPU s d ng ñ c tính xu t nh p c a b (accumulator I/O) c a Intel 8085 tích lũy (H 4. 9) - Thu m t ký t Vi... chân TxRDY lên cao), CPU ghi ký t c n phát vào thanh ghi ñ m phát CHƯƠNG 5 CÁC CHU N GIAO TI P N i dung: 5.1 GIAO TI P DÙNG DÒNG ðI N VÒNG 20mA 5.2 CHU N GIAO TI P RS-232D 5.3 CHU N GIAO TI P RS -44 9, 42 2A &42 3A -V n ñ k t n i các thi t b truy n thông s tr nên h n lo n m t khi có r t nhi u thi t b c a nhi u hãng s n xu t khác nhau ñư c phép k t... lúc chân TxRDY kèm theo c 2 ñi u ki n này 4. 3.3.3 - V n hành : Toàn b ho t ñ ng c a 8251A ñư c l p trình b i ph n m m h th ng M t t p t ñi u khi n ñư c phát ra t CPU ñ kh ií ñ ng 8251A, các t ñi u khi n này s qui ñ nh các giá tr v n t c thu phát, chi u dài ký t , s bít stop, û ch n parity, ñ ng b hay b t ñ ng b (bít parity không ñư c xem là bít d li u khi l p trình chi u dài t ) Trong trư ng h p chi... i tín hi u duy nh t Có 14 ñư ng ñi u khi n: 8 ñư ng ñ u tiên trong b ng liên h ñ n vi c truy n d li u c a kênh sơ c p, 6 trong các ñư ng này ñư c dùng ñ truy n b t ñ ng b (CA, CB, CC, CD, CE, CF) Ð truy n ñ ng b ngoài 6 ñư ng này ta thêm vào 2 ñư ng ñi u khi n (CG,CH) B ng 5.1 Các tín hi u c a RS 232D : pin/nhãn Tên Chi u truy n Tên khác và vi t t t 2/BA 3/BB 14/ SBA 16/SBB 4/ CA 5/CB 6/CC 20/CD 22/CE... Modem g n dò ra tín hi u này nó b t ñ u phát sóng mang t i Terminal phía Terminal, 4 ms sau khi nh n ñư c sóng mang, chân SQ ñư c ñưa lên ON ñ hi u l c hóa s thu tín hi u này và modem Terminal (xa) b t ñ u ki m tra (training) trên sóng mang này, sau khi training xong (41 ms) chân RLSD (CD) lên ON Trong lúc ñó máy tính, 48 ms sau khi nh n tín hi u RTS, modem máy tính m ON chân CTS ñ báo cho máy tính r... u ñ n (RLSD OFF) , tín hi u mark ñư c t o ra bên trong modem s ñư c g i lên ñư ng dây này - Secondary Transmitted Data ( 14) : Gi ng pin 2 nhưng dành cho kênh th c p - Secondary Received Data (16): Gi ng pin 3 nhưng dành cho kênh th c p @ Nhóm tín hi u ñi u khi n: - Request To Send (4) : DTE yêu c u phát * Khi v n hành theo ch ñ ng t sóng mang (switched carrier operation), ñi u ki n ON c a m ch này báo... ñài xa - DTE Ready (20): DTE s n sàng v n hành - Ring Indicator (22): DCE báo cho DTE g n là nó ñã nh n ñư c tín hi u chuông - Received Line Signal Detector (8): Chân này lên ON 45 ms sau khi DCE nh n tín hi u sóng mang (hay 41 ms sau khi chân SQ lên ON), trong kho ng th i gian này modem thu ki m tra (training) chu i d li u t i và ñi u ch nh m ch ñi u h p cân b ng (adaptive equalizer) ñ ng th i ñi vào... mang liên t c trong 4 ms hay lâu hơn và OFF sau khi m t sóng mang 2ms V i các modem th h m i, m ch này còn có ch c năng báo khi tín hi u nh n ñư c x u dư i m t ngư ng nào ñó ñ h th ng có th thay ñ i v n t c truy n cho phù h p - Data Signal Rate Select (23): Ðư c yêu c u khi thay ñ i v n t c truy n Ho c DTE ho c DCE có trách nhi m ch n v n t c - Secondary Request To Send (19): Gi ng pin 4 nhưng dành cho... i t i modem và vòng tr v thi t b c a ngư i s d ng (H 5.4a) - Ð ki m tra t xa, modem g n ñư c n i v i ñư ng truy n bình thư ng, modem xa ng t kh i DTE, ngã ra c a b ph n phát c a modem xa n i vào ngã vào c a b ph n thu c a modem này và ngã ra c a b ph n thu modem xa n i vào ngã vào c a b ph n thu c a modem g n ñ hình thành m t vòng ki m tra (H 5.4b) DT E  → Transmitte  r   ←  ← Receiver (a) DT... h v i v n t c b ng 1, 1/16, 1/ 64 t n s xung ñ ng h - Thu m t ký t Ð thu m t ký t ñ ng th i ki m tra l i c a ký t này, c n th c hi n các bư c sau : - Ð i cho ñ n khi chân RxRDY lên cao ho c cho ñ n khi bít RxRDY trong thanh ghi tr ng thái là 1 - Ð c tr ng thái l i t thanh ghi tr ng thái - Ð c ký t t thanh ghi ñ m thu - Reset tr ng thái l i b ng cách ghi bít ER = 1 (D4) trong thanh ghi command T c ñ . tốc truyền như nói trên. 4 .3.2 .4 Giao tiếp của 6850 với vi xử lý : ACIA 6850 có thể giao tiếp với họ vi xử lý 6800 hoặc 6502 (H 4. 7) (H 4 .7) Ghi chú: Trong mạch (H 4. 7) -. lỗi truyền dữ liệu và các tín hiệu ñiều khiển như là RxRDY (Receiver Ready) và TxRDY (Transmitter Ready) 4. 3.3.2 - Mô hình và sơ ñồ khối (H 4. 8): (H 4. 8) 8251A có thanh ghi dữ. 4. 3.3 .4 Giao tiếp với CPU của 8251A . 4 .3.3.1 - Tính năng tổng quát : 8251A là một chuẩn công nghiệp USART, ñược chế tạo từ kỹ thuật NMOS, có 28 chân, ñược thiết kế ñể truyền dữ