THỰC TẬP KỸ THUẬT SỐ - BÀI 7 doc

80 Bài 7: trigơ (Trigger) A. Phần tóm tắt lý thuyết Mạch logic đợc phân làm hai loại : Mạch tổ hợp (Combinational circuits) và mạch dãy (Sequential circuits). Mạch logic tổ hợp là mạch mà đầu ra của nó chỉ phụ thuộc vào giá trị các đầu vào ở thời điểm hiện tại không phụ thuộc vào giá trị đầu vào ở thời điểm trớc đó. Các cửa logic cơ bản, các phân kênh - hợp kênh, mạch giải mã, mạch số học là những mạch logic tổ hợp. Mạch logic dãy là mạch mà mỗi đầu ra của nó không những chỉ phụ thuộc vào các đầu vào hiện tại mà còn phụ thuộc trạng thái quá khứ của các đầu vào. Nh vậy trong mạch dãy có các phần tử nhớ (memory elements). Trigơ đợc xếp vào loại mạch dãy. Trigơ có hai trạng thái cân bằng. Khi có tín hiệu tác dụng vào đầu vào, trigơ sẽ ở một trong hai trạng thái cân bằng này. Điều lý thú ở chỗ, khi ngừng tác dụng tín hiệu trigơ vẫn duy trì trạng thái cân bằng cũ, nghĩa là có tính chất nhớ. Trigơ chỉ chuyển trạng thái khi có tín hiệu thích hợp tác dụng vào đầu vào . 1. Trigơ RS. Sơ đồ logic, ký hiệu logic và bảng chân lý của trigơ RS xây dựng từ cửa không hoặc. S R Q Q 0 0 0 1 1 0 1 1 Không đổi 0 1 1 0 Không xác định Q Q R S S R Q _ Q 81 Nếu R và S đều bằng 0, mạch hoạt động nh một yếu tố hai trạng thái cân bằng. Do tính chất phản hồi khép kín mà đầu ra Q = 0 hay Q = 1. Giá trị 0 hay 1 hoàn toàn là ngẫu nhiên. Từ sơ đồ logic ta dễ dàng thấy rằng chỉ cần thay đổi mức logic đầu vào S hoặc R, trigơ sẽ chọn một trạng thái cân bằng. - Nếu S = 1, R = 0 thì đầu ra Q = 1 ; Đầu vào S là đầu xác lập (Set hay Preset , có nghĩa là xác lập). - Nếu S = 0. R = 1 thì đầu ra Q = 0 ; Đầu vào R là đầu xoá (Reset hay Clear , có nghĩa là xoá). Giản đồ thời gian của trigơ RS nh hình vẽ dới đây với đờng chấm chấm chỉ nguyên nhân của sự thay đổi trạng thái. Trigơ SR Trigơ RS nói trên thuộc loại tác động cao. Có thể xây dựng trigơ SR có tác động thấp từ hai cửa không và . SR Q Q 0 0 0 1 1 0 1 1 Không xác định 0 1 1 0 Không đổi Q Q R S S R Q _ Q 82 Trigơ RS (hay SR ) rất nhạy với tác động của đầu vào R và S và đợc gọi là trigơ không đồng bộ. Tuy nhiên, nếu cải biến đi một chút bằng cách thêm một đầu vào cho phép (Enable) hay đầu vào xung nhịp (Clock) sao cho chỉ khi nào có tác động của đầu vào này thì trigơ mới chuyển trạng thái theo tác động của S hay R. Trigơ loại này gọi là trigơ RST. RST là trigơ có đồng bộ. S R CK Q Q x x 0 0 0 1 0 1 1 1 0 1 1 1 1 Không đổi Không đổi 0 1 1 0 Không xác định 2. Trigơ D Trong kỹ thuật vi tính, ta cần lu trữ thông tin, mỗi bit thông tin đợc thể hiện trên một đờng tín hiệu. Trigơ D có thể đợc dùng để lu trữ bit thông tin này. Hình sau đây là sơ đồ logic, ký hiệu logic và bảng chân lý của trigơ D. Điều đặc biệt quan trọng trong sơ đồ này là nhờ cửa đảo mà đầu vào S và R luôn luôn ở hai trạng thái trái ngợc nhau. R 0V CK 0V S 0V Q Q Ck S R Q _ Q Q Q D CP Q _ Q Ck D 83 S CK Q Q x 0 0 1 1 1 Không đổi 0 1 1 0 Giản đồ thời gian sau mô tả sự đúng đắn của bảng chân lý. Khi C K = 1 thì lối ra Q theo đúng số liệu thông tin D nghĩa là lối ra Q là sự trễ của lối vào D một t rất nhỏ. Khi C K = 0 thì lối ra Q không thay đổi. Trigơ D thông dụng trên thị trờng (ví dụ 74LS74) có ký hiệu logic nh hình vẽ sau. Hai đầu vào D và Ck của 74LS74 là những đầu vào đồng bộ (Synchronous) , vì chúng hoạt động nhịp nhàng với nhau. Hai đầu vào PR (Preset) hay S (Set) và CLR (Clear) hay R (Reset) là những đầu vào không đồng bộ (asynchronous) vì chúng hoạt động một cách độc lập nh các trigơ SR nói trớc đây. Trigơ D loại 74LS74 hoạt động theo bảng chân lý sau: Ck D Q Q S D CP R Q _ Q 74LS74 CP1 D1 S1 R1 CP2 D2 S2 R2 Q1 Q1 __ Q2 Q2 __ 84 Đầu vào Không đồng bộ Đồng bộ Đầu ra Mode hoạt động PR CLR Ck D Q Q Xác lập không đồng bộ 0 1 x x 1 0 Xoá không đồng bộ 1 0 x x 0 1 Cấm 0 0 x x Không xác định Xác lập đồng bộ 1 1 1 1 0 Xóa đồng bộ 1 1 0 0 1 3. Trigơ JK Ký hiệu logic và bảng chân lý cho trigơ JK: Đầu vào Không đồng bộ Đồng bộ Đầu ra Mode hoạt động PR CLR Ck J K Q Q Xác lập không đồng bộ 0 1 x x x 1 0 Xoá không đồng bộ 1 0 x x x 0 1 Cấm 0 0 x x x Không xác định Ghim 1 1 0 0 Không đổi Xoá 1 1 0 1 0 1 Xác lập 1 1 1 0 1 0 Toggle 1 1 1 1 Chuyển trạng thái Trigơ JK này đợc điều khiển bằng sờn âm của xung nhịp . Các đầu vào J, K, Ck là đầu vào đồng bộ. Các đầu vào SD (Set data) và CD (Clear data) là không đồng bộ giống nh trigơ D mà ta nói ở trên. Cũng có những trigơ JK không có hai đầu vào SD, CD. (Đầu vào SD còn có ký hiệu PR , đầu vào CD còn có ký hiệu CLR ). S J CP K R Q _ Q S J CP K R Q _ Q 85 Trigơ JK dùng nh một trigơ vạn năng, có thể dùng làm trigơ D hay trigơ T. Chữ T viết tắt từ TOGGLE. Chú ý rằng muốn trigơ JK hoạt động nh trigơ T thì hai đầu vào J, K phải đặt ở mức logic cao (J = K = 1), lúc này đầu ra Q sẽ chuyển trạng thái khi sờn âm của xung nhịp tác động. Vậy là trigơ T đợc dùng làm mạch chia tần, mỗi trigơ J-K đợc dùng làm chia 2. Mạch chia 2 3 = 8 khi mắc nối tiếp 3 trigơ JK. Muốn có mạch chia tần 2 n , ta mắc nối tiếp n trigơ JK. Khi đầu vào CLEAR = 0, tất cả đầu ra của trigơ đều ở logic thấp , nghĩa là mọi trigơ đều bị xoá ở trạng thái ban đầu : Q 1 = Q 2 = Q n = 0. Trigơ JK dùng trong thí nghiệm là 74LS112 (sơ đồ trong phần phụ lục). Đầu vào Không đồng bộ Đồng bộ Đầu ra PR CLR Ck J K Q Q 0 1 x x x 1 0 1 0 x x x 0 1 0 0 x x x Không xác định 1 1 0 0 Không đổi 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 Chuyển trạng thái Trigger T Trigger D Trigger JK "1" D S J CP K R Q _ Q S J CP K R Q _ Q S J CP K R Q _ Q Ck Q f f / 2 f/8 f "1" "1" "1" "1" "1" S J CP K R Q _ Q S J CP K R Q _ Q S J CP K R Q _ Q 86 B. Phần thực nghiệm 1. Nghiên cứu sự hoạt động của Trigơ RS Giới thiệu: Có 2 loại trigơ RS đó là trigơ RS tác động cao và trigơ tác động cao. ở phần này chúng ta nghiên cứu hoạt động của 2 loại trigơ trên. Trigơ RS tác động cao đợc lấy từ th viện còn trigơ R S tác động thấp đợc xây dựng từ các cửa Không và 2 lối vào. Sơ đồ thí nghiệm: Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh các hình trên bằng cách sử dụng: 02 Cổng NAND 2 lối vào [Digital Basic/Gates/2-in NAND] (5) 04 Logic switch [Switches/Digital/Logic Switch] (s) 04 Logic Display [Displays/Digital/Logic Display] (9) 01 Trigơ RS [Digital Basic/Flip - Flops/SR] Chú ý: [ ] Đờng dẫn để lấy linh kiện trong th viện ( ) Ký hiệu phím tắt Đầu vào Đầu ra S R Q Q 0 0 0 1 1 0 1 1 Đầu vào Đầu ra S R Q Q 0 0 0 1 1 0 1 1 R 0V S 0V S R Q _ Q Q R 5V S 5V Q 87 Bớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút Run trên thanh công cụ. Kích chuột vào các logic switch để lần lợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q và Q . Bớc 3: - Thay đổi các giá trị logic lối của 2 loại trigơ trên thông qua các logic switch, quan sát giá trị logic lối ra của chúng và điền đầy đủ vào bảng chân lý. - Từ kết quả của 2 bảng chân lý trên hãy cho biết sự khác nhau của 2 loại trigơ trên 2. Nghiên cứu sự hoạt động của Trigơ RST có xung nhịp Chúng ta sẽ nghiên cứu sự hoạt động của trigơ RST có xung nhịp đợc xây dựng từ các cửa Không và 2 lối vào Sơ đồ thí nghiệm: Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh hình trên bằng cách sử dụng: 04 Cổng NAND 2 lối vào [Digital Basic/Gates/2-in NAND] (5) 03 Logic switch [Switches/Digital/Logic Switch] (s) 02 Logic Display [Displays/Digital/Logic Display] (9) Bớc 2: Đầu vào Đầu ra S R CK Q Q x x 0 0 0 1 0 1 1 1 1 1 1 0 0 R 0V CK 0V S 0V Q Q 88 Sau khi vẽ xong mạch, bạn nhấp lên nút Run trên thanh công cụ. Kích chuột vào logic switch để lần lợt thay đổi các mức logic của logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q và Q Bớc 3: - Thay đổi các giá trị logic các lối vào theo bảng chân lý thông qua các logic switch, quan sát giá trị logic lối ra Q, Q và điền đầy đủ vào bảng chân lý - So sánh với bảng chân lý ở phần lý thuyết 3. Nghiên cứu sự hoạt động của Trigơ JK 74LS112 Giới thiệu: Trigơ JK 74LS112 là loại trigơ tác động thấp, tức là đợc điều khiển bằng sờn âm của xung nhịp. IC 74LS112 bao gồm 2 trigơ JK độc lập. Ngoài ra còn sử dụng trigơ JK hoạt động nh trigơ D và trigơ T. Sơ đồ thí nghiệm: Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh hình trên bằng cách sử dụng: 05 Logic switch [Switches/Digital/Logic Switch] (s) 01 Logic Display [Displays/Digital/Logic Display] (9) 01 IC 74LS112 [Digital by Number/741xx/74112] Bớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút Run trên thanh công cụ. Kích chuột vào các logic switch để lần lợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q Đầu vào PR CLR CK J K Đầu ra Q 0 1 x x x 1 0 x x x 0 0 x x x 1 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 x x CLR 5V PR 5V CK 0V K 5V J 5V L5 74LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 Q1 Q1 __ Q2 Q2 __ 89 Bớc 3: - Tiến hành thí nghiệm theo các số liệu đầu vào ở bảng chân lý trên thông qua các logic switch, quan sát giá trị logic lối ra Q và điền đầy đủ vào bảng chân lý. - So sánh với bảng chân lý ở phần lý thuyết Trigơ JK hoạt động nh trigơ D Sơ đồ thí nghiệm : Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh hình trên bằng cách sử dụng: 04 Logic switch [Switches/Digital/Logic Switch] (s) 01 Logic Display [Displays/Digital/Logic Display] (9) 01 IC 74LS112 [Digital by Number/741xx/74112] 01 Cửa đảo [Digital basics/Buferr,Inverters/Inverter] (2) Bớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút Run trên thanh công cụ. Kích chuột vào các logic switch để lần lợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q Bớc 3: - Tiến hành thí nghiệm theo các số liệu đầu vào ở bảng chân lý trên thông qua các logic switch, quan sát giá trị logic lối ra Q và điền đầy đủ vào bảng chân lý. - So sánh với bảng chân lý ở phần lý thuyết Đầu vào Đầu ra PR CLR CK D Q 0 1 x x 1 0 x x 1 1 0 1 1 1 CLR1 0V PR1 0V CK1 0V D 0V 74LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 Q1 Q1 __ Q2 Q2 __ [...]... của một số IC thông dụng sử dụng trong bài thực hành S D S Q _ Q CP D Q _ Q CP R R 4013 74 74 S J CP K Q _ Q R 74 LS73 74 LS1 07 1 Trigơ D J CP K S Q _ Q R J CP K Q _ Q R 40 27 (/S, /R) Tên IC: 74 x74 (TTL) 93 74 112 74 LS76 2 Trigơ D (S, R) Tên IC: 4013 (CMOS) 94 3 Trigơ JK (chân xác lập không đồng bộ /R) Tên IC: 74 x73, 74 x1 07 (TTL) 95 4 Trigơ JK (chân xác lập không đồng bộ /S, /R) Tên IC: 74 x76, 74 x112 (TTL)... lối ra Q Bớc 3: - Tiến hành thí nghiệm theo các số liệu đầu vào ở bảng chân lý trên thông qua các logic switch, quan sát giá trị logic lối ra Q và điền đầy đủ vào bảng chân lý - So sánh với bảng chân lý ở phần lý thuyết 4 Xây dựng mạch chia 16 từ Trigơ JK 74 LS112 Sơ đồ thí nghiệm: 90 5V +V CK 74 LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 0V CK 0V PR QA 0 0 0 0 0 0 0 1 2 B 3 4 C 5 D 6 CLR 7 74LS112 J1 K1... CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 QB 1 Q2 Q2 +V 5V 5V QC 0 A Q1 Q1 QD Q1 Q1 - Q2 Q2 16 Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh hình trên bằng cách sử dụng: 03 Logic switch [Switches/Digital/Logic Switch] (s) 04 Logic Display [Displays/Digital/Logic Display] (9) 02 IC 74 LS112 [Digital by Number /74 1xx /74 112] 02 Nguồn 5V [Power supplies/Digital/+V] (1) Bớc 2: Sau khi vẽ xong mạch,... switch Hãy quan sát sự thay đổi các trạng thái ở lối ra Q Bớc 3: - Tiến hành thí nghiệm theo các số liệu đầu vào ở bảng chân lý trên thông qua các logic switch, quan sát giá trị logic lối ra Q và điền đầy đủ vào bảng chân lý - Hãy cho biết đây có phải là mạch đếm modul 16 không? - Trong trờng hợp trên Trigơ JK có hoạt động nh trigơ gì? - Từ kết quả của bảng chân lý trên vẽ giản đồ thời gian của mạch... 5V CLR CK 0 x 0 x 1 1 x 1 1 1 Q2 Q2 CLR 0 Q1 Q1 PR 1 74 LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 Đầu ra Q 1 Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh hình trên bằng cách sử dụng: 03 Logic switch [Switches/Digital/Logic Switch] (s) 01 Logic Display [Displays/Digital/Logic Display] (9) 01 IC 74 LS112 [Digital by Number /74 1xx /74 112] 01 Nguồn 5V [Power supplies/Digital/+V] (1) Bớc 2: . Trig¬ D (/S, /R) Tªn IC: 74 x74 (TTL) 74 LS76 74 LS1 07 S J CP K R Q _ Q 74 112 S J CP K R Q _ Q 40 27 J CP K R Q _ Q 74 LS73 S D CP R Q _ Q 74 74 S D CP R Q _ Q 4013 . kh«ng ®ång bé /R) Tªn IC: 74 x73, 74 x1 07 (TTL) 96 4. Trig¬ JK (ch©n x¸c lËp kh«ng ®ång bé /S, /R) Tªn IC: 74 x76, 74 x112 (TTL) . cách độc lập nh các trigơ SR nói trớc đây. Trigơ D loại 74 LS74 hoạt động theo bảng chân lý sau: Ck D Q Q S D CP R Q _ Q 74 LS74 CP1 D1 S1 R1 CP2 D2 S2 R2 Q1 Q1 __ Q2 Q2 __ 84 Đầu