Báo cáo thí nghiệm thiết kế vi mạch số lần 2 sram, tcam & ic design flow

Mode reading Mô tả hoạt động - Ngược với mode writing ta lấy giá trị từ BL và BLX để ghi vô SRAM cell, ở mode reading, sau khi cell đã lưu I giá trị nào đó, ta tiến hành đọc giá trị đó r

BÁO CÁO THÍ NGHIỆM THIẾT KẾ VI MẠCH SỐ LẦN 2

SRAM, TCAM & IC DESIGN FLOW LỚP L0I - NHOM 22 - HK 211

Thanh ph& H 6Chi Minh — 2022

BANG PHAN CONG NHIEM VU BAI THI NGHIEM

MUC LUC

BANG PHAN CONG NHIEM VU BAI THI NGHIEM TK HT ĐH KT TK KT TH KT KT KH TK ĐC 1

"1090009201 .ốố.ố ố.ố.ố.ố 2

PHẦN 1: SRAM cu chư Hà HH Hư HH HH hư hướng 3

IL SRAM celÌL ánh HH Hà HH Hà HH HH ĐH LH LH HT Hà ĐT LH HH Tà Tàn ĐH KIÊN 3 I6 11-4 3 3 P6 8n dai 5

3 Mode reading using sense aITDÏIÍlT ánh nh nh nh Hinh HH HT HH HT HT kết 9 II.) 00v 6c 4 aa 10

1 SRAM array ở mode WTÏÏNE ch TH HH HH HH HH HH HH HH HH xà 10

2 SRAM array 3x3 ở mode reading ác nh HH HH HH HH HH HH Hy 20

PHẦN 2: TCAM cọ nh HH Hư hà nà Hư hư th nh ưg 23

TL TCAM Cell 23 I2 1n dd4ẦẢ 23 1.1 Mô phỏng TCAM ghi dữ liệu lên Mask Cell óc cv Ea Hee 24 1.2 Mô phỏng TCAM ghi dữ liệu lên Core Cell St HH HT HH Hy 25 P00 eeằe aada 25

P Non on ốc a e 26 2.2 Trưởng hợp MiSs ánh HH HH HH HH HH HH HH HH HH HH 28 2.3 Trưởng hợp Always Mafch các cách nh HH HH HH HH HH HH HH, 29

TL TCAM array 4X4 e :+54 30

1 Thiết lập TCAM array 4X4 nhìn HH HH HH TT KH TH TH xếp 30

2 Các trưởng hợp mô phỏng kiểm tra đường HLL - St 2E 11k SEEE SE Ho Hiếu 34 2.1 Đối với trưởng hợp đưa giá trị search bit trơng ứng với chuỗi bit 1011 cc+cc: 34 2.2 Đối với trưởng hợp đưa giá trị search bit trơng ứng với chuỗi bit 0111 +ccccc+: 35 2.3 Đối với trưởng hợp đưa giá trị search bit tương ứng với chuỗi bit OOOI ccccccc: 36 2.4 Đối với trưởng hợp đưa giá trị search bit tương ứng với chuỗi bit 1000 cc 36

PHAN 1: SRAM

I SRAM cell

1 Mode writing

Mô tả hoạt động của mạch

- SRAM cell ¢ Gm 2 inverter gates nối ngược trở lại với nhau, 2 đầu được nối với 2 NMOS có vai trò như công tắc được đi âi khiển bởi đường WL (Word Line) 2 đường BL (Bit Line) và BLX (Bit Line bù) chứa bit cn luu trong SRAM cell

- Ởmode writing, khi WL=0 thi 2 NMOS bị hở, cell không có gì xảy ra Khi WL=I,

2 NMOS đóng và giá trị tại BL được giữ lại trong cell Khi ta thay đổi giá trị BL, khi WL thay đổi bằng I thì giá tri moi ca BL sé thay thé gid trị cũ và được lưu vào cell

111 n6 NT LEAR] © Vitara Ang Design Erovormen (oni SRAM rood arayis poco Active» TKYMS SRAMroal aay ache mm : mH=

Mach schematic SRAM cell & mode writing

Ta tiến hanh mé phong transient, dat thoi gian m6 phong 1a 110ns

cadence Sue Fe KO BS —

Dạng sóng lưu tại Q trong SRAM cell

Khi WL=I, giá trị BL lưu tại Q, khi WL=0 thì tại Q vẫn giữ nguyên giá trị của BL ngay trước khi WL chuyển xuống 0 Khi WL=I trở lại thì Q mới thay đổi cho giống BL tại thời điểm đó

2 Mode reading

Mô tả hoạt động

- Ngược với mode writing ta lấy giá trị từ BL và BLX để ghi vô SRAM cell, ở mode reading, sau khi cell đã lưu I giá trị nào đó, ta tiến hành đọc giá trị đó ra chân BL bằng cách sử dụng tụ điện nối vào chân BL và BLX Các tụ được cấp ngu ồn riêng từ mạch nạp bên ngoài

- Mạch nạp được set thời gian sao cho tụ được nạp lúc mạch hở (WL=O) và xả lúc mạch đóng (WL=1)

cadence

1 IƠACDSImI [Rll ewes Scheme Edit Eding: TRANS £ mm : mH=

Mach schematic của SRAM cell & mode reading

Ta tiến hành mô phỏng transient, đặt thời gian mô phỏng là 60ns

Thay đổi giá trị tụ điện từ và nhận xét

To direct ing > POA 4 Log: jroo gl fal Vit Se Actve TKVNS SRAMread schematic

® Rod Hart Entarprise tna 4

o direct ix

a |i coord hosinamed VIRTUOSO POKA|

VN, move the nowe porter made 0 4 Log: roo olf Se TRS SR

C=10fF

To direct ing > POA

4 Log: jroo gl fal Vit

a |i coord hosinamed VIRTUOSO POKA|

ödie2seu tot VN, move the nowe porter made 0 4 Log: freee O5 loa Se Actve TKVNS SRAMread schematic

3 Mode reading using sense amplifier

Sử dụng thêm ph %h mach sense amplifier déc lap voi mach SRAM cé tac dung giam thời gian đọc ở chân BL và BLX

1 |B vee vn }-~/VIRTUOSO POK45 lvtuơsoÐ) 6.1 4 - Log ihoew/COS.log) [Bl Visa® Schematic Esher L Edting: TRVMS SRAMre Ba “a=

To direct ingut to this VN, move the mouse pointer inside oe press Ctri+G BS

Mach SRAM cell + sense amplifier Thực hiện mô phỏng transition, thời gian mồ phỏng là 55 ns

II SRAM array 3x3

1 SRAM array & mode writing

Khi WL_n=1 thi cell & vi tri nm sẽ lưu dang sóng của BL_m tại thởi gian tương ứng cho đến khi WL_n=0 thì dừng ghi của BL_m và giữ nguyên giá trị chở đến khi WL_n=1 trở lại

cadence

jroo Slog] [Bd Vitors08 Schematc Exitor L Editing: TKVMS SRAI, a 5 it

Mach SRAM array 3x3 & mode writing Cac duong BL

as | coe hesiramed -WIRTL

Todirect Vinwona® 6.14 Log: froctDS lon] [Bil Vitwosu® Ansiog Design Environment 6] Vrucso® Anaog Design Environment fC) inotsimulatinnS RAMaray_ntée/specire|iw Acive | TKYMS SAAMaray write schemi| ell ==

BL_2

6 |B ee hesimame) VIRTUOSO POKAS IMimuoso# 6 14 - La: /đoœœtCDSlog| [Bil Veewos® Analog Design EmvironmereL 6] VewoơÐ Anseg pt Environnert

To direct ingut 10 this VN, move the nowse porter i

cadence

6 |B ee hesirame) VIRTUOSO POKAS Virtuoner® 6.14 - Lag: /raetCDSlog| |p Veruoso® Analog Design Emvtronmere| E] — Vinuoso® Analog Design Emvironnere 08 [fC) /notisimutanonSRAM arty xrte/scecirn' |i Active | TKYMS SRAMarey_write scheme mae e

To direct ngut move the nous re +d

eb | rocrDhosinamel-WVIRTUOSOPOKAS [OlVinuma® 614-Loy hoc DS oul [bill Veuoaes B] | Virwesot Oo nibe/apectre\|IW Active | TKUMS SRAMaray write scheni Ba

To direct ingut to this VN, move the rouse pointer inside or press Ctri+G 3 3 h BS

Hang 2, cac chan Q_31, Q_32,Q_33

(& [I voor hostnamel-WIRTUOSO.POKAS [Clivinwaa® G14 - Log exCDS log] |RÏVmz ø Els Vem 0 Tí} xbssocctre | Acie - TRVMS SRAMuray-sie scbem ae a=

To direct mgut to this VN, move the mouse pointer inside cr press Cii+< g8

Q 31

20

G2 AnisDoip EnionenLE|~ VenssgÐ Analog Ossi Envirnnere (8 [°C oalsinalaionSRAMaray_aibeipecire| WAGNE TIRING SAAMarayieachen| Mš *

Q 33

2 SRAM array 3x3 & mode reading

Nguyên tắc hoạt động giéng nhu cell SRAM & ché dé reading

21

cadence

| roca hostname]: -WVIRTUOSO_POKAS [Vineosa® 6.14 - Log roo DSloal [Bl Virwceo® Schemank: Ector L Ederey TKVMS SA Baa a=

To direct ingut to this VN, move the nowse pointer inside or press Ctri+G 2 22% oS

Mach schematic SRAM array 3x3 & mode reading Ngu ồn xung đi `âi khiển các chân WL là như nhau Mạch nạp cho các tụ được nối vào các chân BL là giống nhau và thay đổi giá trị luân phiên với ngu lô đi`âi khiển chan WL

ware Workstation

[DR at Ene

cadence

To direct ingut to this VN, move the mouse pointer inside or press Ctri+G 3 2] % Ss

cntnamel VIRTUOSO.POKES Nga [lll Voor Schoman: Edi Edina: TRVNS SHA mm -s=

Theo lý thuyết theo mạch trên tại các chân BL ta phai đọc được như sau:

BL_1=1; BL_2=0; BL_3=1

Dạng sóng các chan BL:

22

a |W roe hostname) VIRTUOSO POKAS 6.14 Log jroouTDS Joa] ff Vinuozai Analog Desig Ervrcrment | | Viriwoont Analog Design Ervrormrent 1% JCC) /rou simulations RAMreasL arayispectre/ tah Active TKVMS SRAMal say schers

o direct ix VN, move the nowe ponter made 0

BL_2

23

BL_3 Nhận xét: Các chân BL_1 và BL_3 tuy có sự thay đổi điện áp nhưng ở phạm vi rất nhỏ nên tại 2 chân này vẫn giữ ở mức 1 Chân BL_2 sau giai đoạn nạp điện là giai đoạn

xả và điện áp trở v`êmức 0 Vậy lý thuyết so với thực tiễn mạch đo là giống nhau

24

© Wr trsinarel VIRTUOSO.POKES [[C)ivinunsa® 614 Loy hooCDS log) il Vrwcso8 Sctemaic Editor L Eating trai Tien

Mach schematic 1 cell TCAM

25

1.1 Mô phỏng TCAM ghi dir liéu lén Mask Cell

O Đâi tiên thiết lập đường MWL=I bằng cách gắn ngu DC IV trực tiếp vào đường MWL

HH Tiếp theo thiết lập đường CWL=O bằng cách gắn ngu DC 0V trực tiếp vào đường CWL

O Cai đặt ngu ôn xung vuông chu kì 2 nano giây duty 50% gắn với đường BL để theo dõi dữ liệu tại 2 con Mask cell và Core cell

O Đôn I là đồthi mô tả dữ liệu tại Mask cell Ð ôthị 2 là đôthi mô tả dữ liệu tại Core cell

O Mô phỏng hoạt động đúng ở chế độ ghi, đường MWL=I nên dữ liệu ở Mask Cell thay đổi theo đường BL và bằng 0 Đường CWL=O nên dữ liệu ở Core Cell không thay đổi theo mức của đường BL

26

1.2 Mô phỏng TCAM ghi dữ liệu lên Core Cell

(ÑÏ Rec Hat Enterprise Lint - VWiaare Workstation

rep I> | & HHữB'4

2 Mode Compare

Mô phỏng ở chế độ Transient có Stop time= 10 ns

27

Cách thiết lập Mask cell, Core cell lưu trữ giá trị mong muốn:

Giả sử khi cài đặt Mask cell lưu trữ giá trị 0, Core cell giá trị 1

- Cài đặt ngu xung vuông gắn với đường BL với chu ki 2ns, duty cycle 50% (Voltage 1= IV, Voltage 0= 1V)

- Cài đặt ngu ồn xung vuông gắn với đường MWL có chu kì 10ns, đuty cycle 10% để khi Mask cell lên mức cao trong khoảng thời gian 0-> lns sẽ ghi được mức thấp của đường BL tương ứng với giá trị 0 r` lưu trữ tại Mask Cell

- Tương tự, cài đặt ngu Ñn xung vuông gắn với CWL có chu kì 10ns, duty cycle 20%

để khi Core cell lên mức cao trong khoảng thời gian 0-> 2ns sẽ ghi được mức cao của đường BL tương ứng với giá trị 1 r`ổ lưu trữ tại Core cell

Fe Edt Yew WM kts Hep |[* 3 @ ñHnBR dt

be ay x Hone > Red Hat Enterprise Linux 4

ea een TT

—— Fle Et Frame Gaph Als Trae Marker 2eom Toots Messuremems Het cadence

» Reo Het Sterpis) n #8 OE G Be „' Kxo0~?cBR =: Dec 30,2021 TransentRespanse G)| Dec 30, 2022 Trane Response fA ber 30, 2021 Trarsen Ream Boos TransemResenst 8

Đ ồthi mô phỏng Giải thích mô phỏng:

O Đầi tiên pre-charge HL lên mức cao

[1 Thiết lập Core cell lưu trữ giá trị 0, Mask cell lưu trữ giá trị 1

O Đặt search bit O0 bằng cách đặt ngu ồn điện áp DC 0V vào đường HBL

O Do search bit đúng với giá trị lưu tại Core cell nên đường HL nằm ở mức cao đúng với đ ồthị đã mô phỏng

Trường hợp search bịt 1: Kiểm tra đường HL khi Core cell lưu trữ giá trị 1

(Bed Hat Enterprise Linuc + - YNware Workstation 8

fe Bắt You WU bs Hee I~ 2 OLS DOGS

O Đ3ầi tiên pre-charge HL lên mức cao

1 Thiết lập Core cell lưu trữ giá trị 1, Mask cell lưu trữ giá trị Ö

H Đặt search bit 1 bằng cách đặt ngu ên điện áp DC 1V vào đường HBL

29

FT Do search bit đúng với giá trị lưu tại Core cell nên đường HL nằm ở mức cao đúng với đ ồthị đã mô phỏng

wee [le & $ 0608 b B-

Red Hat Emerprise

Home T7 Relliatfnlerpselasr4

mm Rie ES fame Grach asks Trace Vafer ZoN Tioš Neboehvli Hấp cadence

Rai Hat ttep+ @ " 826B £ 2I(2I8W 49134028 =

Dei 3) 2001 Transisnt Reiparse BỊ De 30,2021 Transient Frypense Trarsient Respaee EỊ| 0 34 2021 Transem Response i

O Đ3ầi tiên pre-charge HL lên mức cao

1 Thiết lập Core cell lưu trữ giá trị 1, Mask cell lưu trữ giá trị Ö

O Dat search bit 0 bang cach dat ngu tn điện áp DC 0V vào đường HBL

O Do search bit sai voi gid trị lưu tại Core cell nên đường HL nằm ở mức thấp đúng với đ ồthị đã mô phỏng

Truong hop search bit 1: Kiém tra đường HL khi Core cell lưu trữ giá trị 0, Mask cell lưu

trữ giá trị 1

30

Fie Edt Yew WM Ex Hp |Í* 3 © añnzmwMu-

Library x Hone [Tp Red Hat Enterprise Lun 4

teed sees

Dec 30,2021 Transient Fespurce | Dex30, 2022 Trascient Resperse Transient Rescate R 41 Trassen eszense R

9 T T T

100 5

ọ 15 50 0 25 sọ 9 25 s0

Dos] 699m "MNỢ IWM6p| 489 WNtjM Bee ORG] cessed

> s B cơ Êheene1~/VATUOSO PI|Ô VưunseB 61.4 Lo oovCDS Jl inves Anak Design Eneroemy — Vino Analg Design Envioen|[e)/nc'smudviontcanl/Soecrelsche}iv Acive team aml Schema Dv HW: I=

Đ ồthi mô phỏng Giải thích mô phỏng:

O Đ3ầi tiên pre-charge HL lên mức cao

[1 Thiết lập Core cell lưu trữ giá trị 0, Mask cell lưu trữ giá trị l

H Đặt search bit 1 bằng cách đặt ngu ên điện áp DC 1V vào đường HBL

1 Do search bít sai với giá trị lưu tại Core cell nên đường HL nằm ở mức thấp đúng với đ ồthị đã mô phỏng

2.3 Trưởng hợp Always Match

Trường hợp: Kiểm tra đường HL khi gid tri search bit thay đổi liên tục bằng cách gắn ngu ôn xung vuông chu kì 2ns, duty cycle 50% nối với đường HBL

31

Fie Edt View VM Its Hep [J- &

» Red Ha btepi SA SEEGERS) 0 BOK MOORTSES -_

De 30,2021 Transeo Resprse | 030 2071 Transient Respise gy nuôan Trarsen Resorce fy «30,2021 Trassem Resins §

‹ › 1 PAE] Vitanso® 6.1.4 - Log: eo COS Jol 7% li tcam kcaml schematic Dk MW +=

Đ ồthi mô phỏng Giải thích mô phỏng:

O Đ3ầi tiên pre-charge HL lên mức cao

[1 Thiết lập Core cell lưu trữ giá trị 0, Mask cell lưu trữ giá tri 0

O Đặt giá trị search bit thay đổi liên tục bằng cách gắn ngu ôn xung vuông chu ki 2 nano giây, duty cycle 50% nối với đường HBL

1 Do ở chế độ Always Match nên với bất kì giá trị search bit nào, đường HL luôn nằm ở mức cao đúng với đ ôthi đã mô phỏng

II TCAM array 4x4

1 Thiết lập TCAM array 4x4

Chuyển TCAM schematic v`êdạng symbol

32

norte © Rol Mat Eatorpeise tan ¢

Thiết lập các thông số để mê phỏng:

O Doem không biết cách để đưa vào trưởng hợp Mask Cell lưu trữ giá trị 1 theo ý muốn của mình nên em thiết lập mô phỏng ở các trưởng hợp với thiết lập Mask cell = 0 Như vậy, ngoài những con Tcam rơi vào trưởng hợp Miss, Match sẽ có những trưởng hợp

có những con cell Team rơi vào trưởng hợp Always Match

H1 Thiết lập thông số cho các đường CWL: Cài đặt ngu ồn xung vuông gắn với CWL

CWLI: Voltage 1= OV, Voltage 2= 1V, Delay time: Os, Period: 10n s, Fall time: Ip s, Rise time: 1p s, Pulse width: In s

=> Các Core cell ở hàng 1 sẽ lưu giá trị của các đường BL ở thoi gian In s

CWL2: Voltage 1= OV, Voltage 2= 1V, Delay time: Os, Period: 10n s, Fall time: Ip s, Rise time: 1p s, Pulse width: 2n s

=> Các Core cell ở hàng 2 sẽ lưu giá trị của các đường BL ở thoi gian 2n s

CWL3: Voltage 1= OV, Voltage 2= 1V, Delay time: Os, Period: 10n s, Fall time: Ip s, Rise time: 1p s, Pulse width: 3n s

=> Các Core cell ở hàng 3 sẽ lưu giá trị của các đường BL ở thoi gian 3n s

34