Báo cáo thí nghiệm môn kỹ thuật số

@ BÀI THÍ NGHIỆM 1 - CÁC CÔNG LOGIC CƠ BẢN > Nắm được cách sử dụng kit thí nghiệm, phần mềm lập trình.. BÀI THÍ NGHIỆM 1 - CÁC CÔNG LOGIC CƠ BẢN THÍ NGHIỆM 2 Mục tiêu: Nắm được cách

Trang 2

BÀI THÍ NGHIỆM 1 - CÁC CÔNG LOGIC CƠ BẢN

@ Bộ Môn Diện Tứ Page | - Thi Nahi4am Kí Thị 2Ÿ @

Trang 3

@

> Nắm được cách sử dụng kit thí nghiệm, phần mềm lập trình

> Nam được cách kháo sát và thiết kế hàm boolean sử dụng các công logic

> Nắm được Quy trình mô tả phần cứng trên FPGA

CHUAN BI

> Doe phan phy luc Thi nghiém 1 va Bai thi nghiệm O của tài liệu hướng dẫn phần Thí nghiệm

s6 phan 2 (Kit DE2)

> Xem và làm bài thí nghiệm 0 tạinhà

PHAN LAM TREN DIGIB

THI NGHIEM 1

Mục tiêu: Nắm được hoạt động của các công NOT, AND, OR, XOR, NAND, NOR, XNOR, Tri-

state (công 3 trạng thái)

Yêu cầu: Sinh viên ghi lại các bảng chân trị của các công đã học trong lí thuyết và kiểm chứng lại

thực tế hoạt động của các công

Hướng dẫn: Ví dụ về khảo sát công AND: Công AND có bảng chân trị

Thi Nahiszm KS Thirst S

Trang 4

- Mức 1 ở ngõ vào — SW được gạt lên, mức 0 ở ngõ vào — SW được gạt xuống

- LED sáng - ngõ ra mức 1, LED tat — ngõ ra mức 0

Kiém tra:

> Sinh vién tién hanh khao sat hết các công có trên board CLG và điền kết quá vào Bảng 1

Bảng 1: Kết quả khảo sát các công trên board CLG

Loại công Mã IC M6 ta HD (D/S) Ghi chú

Trang 5

THÍ NGHIỆM 2

Mục tiêu: Nắm được cách khảo sát hàm boolean sử đụng các công logic

Yêu câu: Sinh viên thực hiện kháo sát hoạt động của hàm ƒ (+, y,Z) = x y + y'2

Kiém tra:

@ Bộ Môn Diện Tứ Page | ¢ Thi Nahi4am Kí Thị 2Ÿ @

Trang 6

> Sinh viên tiến hành lắp mạch và khảo sát hoạt động của hàm, ghi kết quả Bảng 3

Trang 7

Bang 3: Kế quá khảo sát hoạ động của hàm booleahn Hình 3: Mạch mô t¿ hàm boolean

NAND? Tai sao?

F=[(x’y)*(xyz’)’]’ nén str dung 5 cong NAND

> Nếu yêu cầu chỉ sử dụng toàn công NAND 2 Ngõ vào thì mạch sẽ thay đổi như thế nào?

Trang 8

> Sinh viên tiến hành lắp mạch và kháo sát hoạt động của hàm, ghi kết quá Bảng 4 (F1)

F=A’B’C’

1|1|10

Trang 9

Ta có thé rút gọn mạch về dạng tối giản nhất rồi mới tiền hành lắp mạch để tiết kiệm IC, hai cách đều

đưa về két quả giông nhau

Trang 10

PHAN LAM TREN KIT DE2

THÍ NGHIỆM 5

Mục tiêu: Nắm được cách mô tả hoạt động của các công logic co ban su dung FPGA trén kit DE2

Yêu cầu: Sinh viên mô ta lai công NAND 2 ngõ vào bằng VHDL và đồ chương trình xuống kit

DE2 để kiểm tra hoạt động

Gán chân: 2 ngõ vào được nói vào SW0 và 9W1

Ngõ ra được nối vào LEDRI

Met timing requirements

Total logic elements

Total combinational functions

Dedicated logic registers

Total registers

Total pins

Total virtual pins

Total memory bits

Embedded Multiplier 9-bit elements

Total PLLs

Successful - Mon Jun 20 01:02:08 2022 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition TEST004

test004 Cyclone I!

EP2C35F672C6 Final Yes 1/33,216(<1%) 1/33,216(<1%) 0/ 33,216 (0%)

0

3/475(<1%)

0

0 / 483,840 (0%) 0/70(0%) 0/4(0%)

Bộ Môn Diện Tứ

Page | ¢

Trang 11

Trang 12

|G sieves Ein | @ Concdston Report Flow Suermary | GP Siemadation Repost - Siwmalat | OF TESTOD wa i

Son Agion mode- Trường

lạ MalefmeEw 159m ‹js|#ewme TỈ45m Interval 408 nè Siet ed |

Trang 13

@

THÍ NGHIỆM 6

"Mục tiêu: Nắm được cách mô tả hoạt động của các công logic co ban su dung FPGA trén kit DE2

Yêu câu: Sinh viên mô ta lại hàm ƒ (x, y,z) = x y + y'zbằng VHDL và đồ chương trình xópkit

DE2 để kiểm tra hoạt động

Gán chân: 3 ngõ vàœ,y,z được nối vào SW0, SW1 va SW2

Ngõ ra được nối vào LEDRI

Topevel Entity Name TEST005 Family Cyclone I!

Device EP2C35F672C6

Timing Models Final Met timing requirements Yes Total logic elements 1/33,216(<1%)

Total combinational functions 1/33,216(< 1%) Dedicated logic registers 0/33.216(0%) Total registers 0

Total pins 4/475(<1%) Total virtual pins 0

Total memory bits 0 / 483,840 (0%) Embedded Multiplier Sbit elements 0/70(0%)

Bộ Môn Diện Tứ Page |

Trang 15

@

> Nắm được cách sử dụng kit thí nghiệm, phần mềm lập trình

> Nắm được cách kháo sát và thiết kế hàm boolean sử dụng các lC chức năng cơ bản

> Nắm được Quy trình mô táphẳần cứng trên FPGA

Trang 16

- Mức 1 ở ngõ vào — SW được gạt lên, mức 0 ở ngõ vào — SW được gạt xuống

- LED sáng - ngõ ra mức 1, LED tat — ngõ ra mức 0

Voi EN’ = 1, kiếm tra ngõ ra có phụ thuộc vào các giá trị ngõ vào lầy không

Với en' =0, kiểm tra sự phụ thuộc Của ngõ ra vào các giá trị ngõ vao,Di

Kiểm tra:

> Sinh viên tiễn hành khảo sát hết các công có trên board CLE và điền kết qua vao Bang 1

Bang 1: Ké& quá khéo sát các cổng trên board CLF

Trang 17

THÍ NGHIỆM 2

Muc tiêu: Nắm được cách thức sử dụng các IC chức năng dé thực hiện hàm boolean

Yêu cẩu: Sinh viên thực hiện thiết kế hàm boolean f(x,yz#) Y(2,3,5,7) sử đụng lC chức năng 74LS151

Kiém tra:

A (LS$8)

F(xy,Z,w) = ¥(2,6,8,9,11,13)

@ Bộ Môn Diện Tứ Page | ¢ Thi Nahi4am Kí Thị 2Ÿ @

Trang 19

THÍ NGHIỆM 3

Muc tiêu: Nắm được cách thức sử dụng các IC chức năng để thực hiện hàm boolean

Yêu cẩu; Sinh viên thực hiện thiết kế hàm boolean f(x,y:#) >(0,3⁄4,7) sử dụng lC chức năng 74LS138

Kiểm tra:

> Sinh viên tiến hành lắp mạch và khảo sát hoạt động của hàm, ghi kết quả Bảng 3

A (LSB)

B

Cc

Thi Nahism KS Thist S

Trang 20

> Mạch được thiết kế có hoạt động đúng hay không?

Mạch được thiết kế hoạt động đúng

> Trong mạch trên sử đụng công NAND mấy ngõ vào? Làm sao dé thực hiện trên board?

Mạch trên sử dụng công NAND 4 ngõ vào, để thực hiện trên board ta sử dụng 2 cổng AND 2 ngõ vào

và 1 công NAND 2 ngõ vào dé thay thé cho công NAND 4 ngõ vào

Thi Nahism KS Thist S

Trang 21

PHAN LAM TREN KIT DE2

THÍ NGHIỆM 4

Mục tiêu: Nắm được cách mô tả hoạt động của các IC chức năng cơ ban sử dụng FPGA trên DE2

Yêu cẩu: Sinh viên mô tá lại lG 74LS151 bằng VHDL và đồ chương trình xuống kit DE2 dé kiểm

tra hoạt động

Gán chân theo máu sau:

Chan A được nội với SW 10

Chân B được nối với SW11

Chân C được nối với SW 12

Chân D0 đến D7 được nói với SW0 đến SW7

Chân EN được nổi với SW15

Chân Y và /Y được nối với LED0 và LED1

Total logic elements Total combinational functions Dedicated logic registers Total registers Total pins Total virtual pins Total memory bits Total PLLs

Cyclone I!

EP2C35F672C6 Final Yes 5/33,216(<1%) 0/33.216(0%)

0 14/475(3%)

0

0 / 483.840 (0 % ) Embedded Muttiplier Sit elements 0/70(0%)

Trang 22

Thi Nahiam Ks Thisst &

Trang 24

@ Bộ Môn Diện Tứ Page | Thi Nahi4am Kí Thị 2Ÿ @

Trang 25

THÍ NGHIỆM 5

Mục tiêu: Nắm được cách mô tả hoạt động của các IC chức năng cơ ban sử dụng FPGA trên DE2

Yêu cầu: Sinh viên mô tả lại IC 74LS138 bằng VHDL và đỗ chương trình xuống kit DE2 để kiểm

tra hoạt động

Gán chân theo máu sau:

Chan A được nỗi với SW0

Chân B được nói với SW1

Chân C được nói với SW2

Chân G1 được nói với SW 13

Chân G2A được nói với SW14

Chân G2B được nối với SW15

Chân Y0 đến Y7 được nối với LED0 đến LED 7

1H ok ké:

> Sơ đồ mức công của thiết kế

Flow Status Successful - Mon Jun 20 03:11:37 2022

Quartus II Version 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition

Revision Name TEST006

Topievel Entity Name TEST006

Family Cyclone II

Device EP2C35F672C6

Timing Models Final

Met timing requirements Yes

Total logic elements 17/33,216(<1%)

Total combinational functions 17 /33,216(<1%)

Dedicated logic registers 0/33,216(0%)

Total registers 0

Total pins 14/475(3%)

Total virtual pins 0

Total memory bits 0 / 483,840 (0 %)

Embedded Multiplier Sbitt elements 0/70(0%)

Trang 26

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity TESTO06 is

Port (S : in STD_LOGIC_VECTOR (2 downto 0);

Y : out STD_LOGIC_VECTOR (7 downto 0);

G1:IN STD_LOGIC;

G2A: IN STD_LOGIC;

G2B : IN STD_LOGIC);

end TESTO06;

architecture ABC of TESTOO6 is

SIGNAL P:STD_LOGIC_VECTOR(7 DOWNTO 0);

Trang 27

BÀI THÍ NGHIỆM 3 - THIẾT KẾ HỆ TÔ HỢP

[lạ Master Time Bar 40.0 ns «| >| Pointer:

Trang 28

Trang 29

BÀI THÍ NGHIỆM 3

MUC TIEU

> Nắm được cách sử dụng kit thi nghiém, phan mém lập trình

> Nắm được cách kháo sát và thiết kế hệ tô hợp

> Nắm được Quy trình mô tá phần cứng trên FPGA

CHUAN BI

trên kit DE2

Bộ Môn Diện Tứ Page | Thi Nahi4am Kí Thị 2Ÿ @

Trang 30

Yêu cẩu: Sinh viên thiết kế mạch thực hiện hàm boolean ƒ(z, y, z) = Đ(0,3,4,7) sử dụng IC

74LS138 Sau đó, sinh viên tiến hành mô tá mạch bằng VHDL và đỗ chương trình xuống kit DE2

để kiểm tra hoạt động

Gán chân theo quy zóớc sau:

Chân x được nói với SW0

Chân y được nối với SWI

Chân z được nói với SW2

Ngõ ra được nối với LEDO

1 ok k 4,

> Sơ đỗ mức công của thiết kế

Flow Status Quartus || Version Revision Name Topevel Entity Name

Family

Device Timing Models

Total logic elements Total combinational functions

Dedicated logic registers

Total registers Total pins

Total virtual pins Total memory bits Embedded Multiplier 9-bit elements

Total PLLs

TEST009

Cyclone II

EP2C35F672C6

Final Yes

1/33,216(<1%) 1/33,216(<1%) 0/33.216(0%)

Bộ Môn Diện Tứ

Page |

Trang 31

- architecture ABC of TEST009 is

- SIGNAL P:STD_LOGIC_VECTOR(7 DOWNTO 0);

Trang 32

Trang 33

THÍ NGHIỆM 5

Mục tiêu: Nam được cách mô tả hoạt động hàm boolean dùng các IC chức năng cơ bán sử dụng FPGA trên kit DE2

Yêu câu; Sinh viên mô tả lại mạch ở thí nghiệm 1 bằng VHDL và đồ chương trình xuống kit DE2

để kiểm tra hoạt động

Gan chan theo quy zóớc sau:

Ngõ vào A3-A0 được nói với SW3 đến SWO0

Ngõ vào B3-B0 được nổi với SW7 đến SW4

Ngõ ra D3-D0 được nói với LED3 đến LEDO

Thiết kế:

> Sơ đồ mức của cổng thiết kế

Flow Status Quartus II Version

Successful - Mon Jun 20 05:50:09 2022 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition Revision Name TEST011

Topievel Entity Name TEST011 Family Cyclone II Device EP2C35F672C6 Timing Models Final Met timing requirements Yes Total logic elements 6/33,216(<1%) Total combinational functions 6 /33,216(<1%) Dedicated logic registers 0/33,216(0%) Total registers 0

Total pins 14/475(3%) Total virtual pins 0 Total memory bits 0 / 483,840(0%) Embedded Multiplier bit elements 0/70(0%)

Trang 34

- use ieee.std_logic_ 1164.all;

- use ieee.std_logic_ signed.all;

- entity TEST0O11 is

- port(

- cout : out std_logic);

- end TESTO11;

- architecture abc of TESTO11 is

- signal m: std_logic_vector(4 downto 0);

Trang 35

Simulation mode: Timing

| l Master Time Bar: 15.525 ns 4} >| Pointer: 16.28 ns Interval | 755 ps Start: End:

> Két qua RTL viewer

Bộ Môn Diện Tứ Page |

Tiêu đề	Báo cáo thí nghiệm môn kỹ thuật số
Tác giả	Cao Huy Hoàng
Trường học	Đại học Quốc gia TP HCM
Chuyên ngành	Kỹ thuật số
Thể loại	báo cáo
Năm xuất bản	2022
Thành phố	Thành phố Hồ Chí Minh

Định dạng
Số trang	35
Dung lượng	5,31 MB