Tài liệu thí nghiệm kỹ thuật số phần ii thí nghiệm trên kit altera de2

BO MON DIEN TU’ | LOI NOI DAU LOI NOI DAU Các bài tap thí nghiệm cho sinh viên chính quy đại học Bách Khoa bắt buộc sử dụng ngôn ngữ VHDL,.. Sinh viên phải hoàn thành các bài chuẩn bị

Trang 1

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH

TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN - ĐIỆN TỨ

BỘ MÔN KỸ THUẬT ĐIỆN TỬ

Trang 2

BỘ MÔN ĐIỆN TỬ MỤC LỤC

MỤC LỤC MỤC LỤC

LỜI NÓI ĐẦU

BÀI THÍ NGHIỆM 0: GIỚI THIỆU

BAI THI NGHIEM 2

Thi nghiém — Thiét kế bộ cộng 2 số 4

— MO PHONG SU DUNG MODELSIM

- CODES CHO CAC IC THONG DUNG

TAI LIEU THI NGHIEM KY THUAT SO PHAN II- KIT ALTERA DE2 |

Trang 3

BO MON DIEN TU’ | LOI NOI DAU

LOI NOI DAU

Các bài tap thí nghiệm cho sinh viên chính quy đại học Bách Khoa bắt buộc sử dụng ngôn ngữ VHDL, Người đọc độc lập co thé str dung bat cứ ngôn ngữ nào quen thuộc nhật

Trước khi tiền hành thí nghiệm, sinh viên cần đọc kỹ Bài thí nghiệm _ để hiểu rõ thêm về

mục đích thí nghiệm và các ví dụ có sẵn

Sinh viên được yêu cầu in các bài thí nghiệm trước khi đến phòng thí nghiệm Sinh viên phải hoàn thành các bài chuẩn bị thí nghiệm (Prelab) trước khi vào phòng thí nghiệm

Đồng thời các bước từ thiết kế cho đến bước lập trình dùng của các bài thí nghiệm được chuân bị tại nhà

Sinh viên khi làm báo cáo (report) phải tuân theo trình tự được đưa ra trong phần Thiết kế của mỗi bài thí nghiệm và nộp chung với trang xác nhận hoàn thành các bài thí nghiệm của giảng viên hướng dẫn

Trang 4

BO MON DIEN TU’ | BAI THI NGHIEM 0: GIGI THIEU

BÀI THÍ NGHIEM 0: GIỚI THIỆU

Chương này trình bày những thành phần cơ bản của kit Altera DE2 va mot vi dy don gian

mà trong đó người dùng sẽ sử dụng công cụ Quartus II đề lập trình và giao tiệp vớ

ớ ệ

Board Altera DE2như ì được thiết kế với nhiều tính năng đa dạng dựa trên số lượng lớn các ngoại vi nhằm phục vụ cho các nghiên cứu khác nhau (ví ụ như: nghiên cứu và phat triên về các lĩnh vực luận ly s6 hoc (digital logic), t6 chire may tinh (computer organization)

va FPGA) Trén kit nay, mot FPGA CHIP ho Cyclone I duoc tich hop, va cac ng6 vao/ra (IO) của Chip được kết nối với tat cả cac CHIP khac trén kit DE2 (nh CHIP TV Decoder, Ethernet

SRAM ) nham giup cho người dùng có thê thay đối các ứng dụng hay cầu hình nhằm mong muốn nhằm hướng đến một ứng dụng cụ thê

Ethernet 10/100M Port USB Device Port Micin Linein Line Out VGA Out RS-232 Port

USB Blaster Port | USB Host Port | | wneud neni? ‡

TV Decoder (NTSC/PAL) X2 12V OC Power Supply © PS2 Port Connector

— VGA 1

Power ON/OFF Switch IGA 10-bit DAC

Ethemet 10/100M Controfier USB HosvSilave

Controller fi

Audđo CODEC —Š —

ARera USB Blaster on, |e ‘2 ti nữ SOMhz Oscðlator

Controller chipset Serie aa} z 2 ie

v Expansion Header 2 Altera EPCS16 el - =

Configuration Device Expansion Header 1 RUN/PROG Switch for

JTAGIAS Modes

- SD A

Altera Cyclone Il FPGA with 70K LEs

Qe a ae ;

a Es 7 SSI # / ai lới: › WDA Transceiver 7-Segment Displays 2 _s” i rÍ L el ì | : „ ¬ 8Mbyte Flash Memory 16x2 LCD Module

18 Red LEDs TREES SEER SEER GeE : 8 Green LEDs

vow El alata lalalalaleleleleielsieieieisishoeeee itt, o7

Trang 5

Trang 6

S-Video Output

iP

SRAM

Video ameBufter

VGA Monitor

i Chuong trinh vé (paint

> Máy hát Karaoke và may choi nha

MP3/Any Audio Output Speaker

| §-—S0Cara with m:

files(WAV) Audio

Clock/Data Frequency Generator

Trang 7

Phan mém Quartus II được phát triển bởi công ty Altera là một trong những phan mém đi với các thiết bị phần cứng của công ty nay nhằm tạo nên giao diện tương tác giữa người dùng và phần cứng (Kit) Người dùng có thé tai các phiên bản tại Website của công ty Altera

) và nhận được bản quyền (license) miễn phí dành cho người đọc sau khi hoàn tất các thủ tục đăng ký trên Website này Các giao diện và cửa số cơ bản của phần mềm được trình bày như ì Nguoi ding muốn tìm hiểu kỹ hơn về phiên bản đang sử dụng có thê truy cập vào thanh công cụ hỗ tro (“help”) trén giao dién

Hổ trợ tìm kiếm thông tin

RưgpbcEc ac

Sgelnyewr ảedgn str

Cac tac — =" aa

choy \F : = Ô) UARTU ` tM

Cửa sổ hiển thị các báo cáo (reports)

+ Error; Warning; Infor

> Trong Lab nay, chi Error report can quan tam va sta

® Bướ ử ụ ủa Quartus để uw ệ a

Trang 8

Close Project

M seve €tl+s Save AB

I Save all Ckl+Shift+=

File Properties

Create / Update » Export

Convert Programming Files

@) Page Setup

LR Print Preview

& Print crip Recent Fikes » Recent Projects » Exit AlttF4

T

i Tạo một dự án mới Sauđó 6 ệ 6 éunhv i a é an Next dé ê uw

the venous pages of the Setinge dislog Dox te acd functonsity to the project

Dent chow wo tha itreductien again

Trang 9

° : Đặ a ê ap duo ân đến thưmụ a ệ ủ

Tronbướở à ạ oO éda ủ ì a ê ap duo an dén thu mu

a é wu

i é 4 a“ ” a duo an dé ua é wu a“ "oa a a o éthaydd ê ậ a @ 6

New Project Wizard: Directory, Name, Top-Level Entity Inoge 1 of 5]

“Shot is the working drectory for this pregect?

Select the desan hiles you veant to nclade in the project Clck Ad3 All fo add al design Hes in the

project ditectoly to the project Note: you can alvrays add desig’ lise to the projoct later

Trang 10

New Project Wizard: Family & Device Settings [page 3 of 5] x

Select the family and device you want to target for compilation

Device family Show in ‘Available device’ list

| Family: — | Cyclone I x Fackags: Any x

All Pin count: Any * Target device Speed grade: | Any v

Name [ Core v [ LEs Ỉ Userl? [ Memon | ibe Ỉ a ˆ

EF2C35F484C7 1.2 32216 222 483840

483840 mn EF2L35F484C8

E 403040

EF2L35F572L7 4838401

EF2L35F872C8 1 483840 70 EF2L35F9748 1.2 483840 70

EF2L35LI484LB 1 483841 70 a

Ecaesetiseies cấu hao còn

'

-

< Back Finish Cancel

i Chon hg va ma chip FPGA

À o Oo x 66 a 8 a À ` 1 a ` 0 0

oe ” như i `

a a ã ủ ong chip dug é ế i

FPGA của kít mà người dùng sử dụng Nêu người dùng sử dụng kít khác thì phải xem họ của chip FPGA và mã tương ứng

— Người đọc lưu ý phần mềm Quartus IT là phần mềm dùng chung cho tất cả các chip FPGA, việc chọn họ và mã tùy thuộc vào đối tượng ghip FPGA mà người dùng muốn sử dụng trên

Trang 11

i Giải thich ma FPGA CHIP hoc Cyclone I

New Project Wizard: EDA Tool Settings [page 4 oF 5) lll _—

Specify the other EDA tools in adciton to the Quartus Il ealtware - usod with the picject

Trang 12

BỘ MÔN ĐIỆN TỬ BÀI THÍ NGHIỆM 0: GIỚI THIỆU

Preject name: testỮ†

Top-level design ertity test

Number cf files added: 0 Number cf user ibraries added: 0

< Eack Nests [Fish | - Caned |

Trang 13

VHDL File)

[= Memory Fie b+ Hexadecimal (Inle}ounal) File

fo Logic Analyzer |nterlace Fie

£ Signall ao || Locio Analyzer Fils

View Quartus il Information

‘Vector Waveloun Fie Dither Files:

?-&HL Insluse Fle

+ Bbotk Smbol FiB

{> Chain Desevption Fie

Doa vou ữ VHDL để kết nỗi SW thứ 0 và thứ 1 trên kit DE2 đến các

thứ 0 và thứ I thông qua FPGA

Trang 14

BỘ MÔN ĐIỆN TỬ BÀI THÍ NGHIỆM 0: GIỚI THIỆU

"Q Quanus I - CvatteraProject/estOl - testO1 -

| File Edit View Proyect Assignments Processing Tools Window Help

ấy Cyciere |: EPZC35FS7 & a iabrary ieee

tò ead) ấn | 29 use rece aff logic _1164.011;

ay 3Ỉ s sere fhe tegic unsignes.a12;

a ‹ it '

Viduti hié duo chuyé dé

For Help, press FL

i Soạn thảo chương trình bằng ngôn ngữ VHDL

ê ế 9 > Save As dé luu file

Trang 15

BỘ MÔN ĐIỆN TỬ | BÀI THÍ NGHIỆM 0: GIỚI THIỆU

“ Ẩầ Quanu: H - C/altera/Prcject/test01 - tezt01 - [Vhditvhd*] ˆ ar (Shh) Se)

& File Edit View Project Assignments Processing Tools Window Help (= lax

DSH@|& i Be@loo feo x]

RMLGSS D> Fro SSR @ 6 no ae) *%) ® Tigs8 Ticks | Ð VhdI1.vhd* |

Nome ậ Date modified Type

hob 9/27/2017 1005PM File folder | Ec TQ op

Fle nome extol] =i Save | r

Save atype: — [VHOLHeLvedvnd) „ Conc!

17 dd fle to curent prcject

š Sysiem { Fisc=zsng À Exialno À hnlo À Wamng À [ai-dWamng J Ewor | Suppressed ), Flag ý

Ọ > Import Assipnmentsnhựư i

HL GB | DP ley ning ara settns

Pec eee i+ 129 EDA Tool Settings

ose I Back Annotate hsignments

Teks: Ben: [Crolamr ax a) PO Aignments

Imports assignenerts from other sources ini Cai [omen ide —

i Tim nap file gan chan bang cong cụ Assigments

Trang 16

z

ộ é a a énnh i Ọ án pin dé

iua é o “0 ” đi kèm với bộ tài liệu

@ Quartusil- Cvatera/ProjecttestOt- test01 -(ted01.vbố] Slee"

[Tế tat view Project caning iToole Window =Help zx]

Ũ ki @ # | © & [esor Bị

H/GVO Orr |S Sola a Ị

Preject Nevigator đầy Scene lL EPZE3SFS7 @ Tevttint & tet oh |

được khuyến khích vì vấn đề thời gian, không đồng nhất tên gọi dễ gây nhằm lẫn và gây lỗi

Bước gán chân cần được thực hiện trước khi biên dịch và nạp chương trình ở các bước tiếp theo sau đây

Trang 17

behavior of test0l is (1 downte 0) <= 5W [2 downto Ob 7

OsUG|S sBBlom few +]

Trang 18

i ế aonhu i trong d6 chi co Warning va

(Quartus I -Cvalte 1 - S01 - - Fe, (| Smeal

@ File Edit View Project Assignments Processing Tools Window Help IRIHEB

ảnh công chương

Dnœmg|# | š 8a |= <+ [esot v |

đẩy ydone lI:EPA-35fE7 _ | ,

La ® lex01 Fay 1 WE BE Lega! Notice

| GREE Flow Settings

|) HEB Flow Non-Default Global Se |

(ÂyHerzdw | Ei Files] d? Devan Unt] | BEE Flow Elapsed Time |

_@EE y

i GB Flow Log ‘Flow Status ‘A progn|

(i Œ§Ê3 Analysis & Synthesis Guatus ilVerion 90 Buik|

Revision Nome testo | Toptevel Erity Name le01

3 Found 2 design units, including 1 entities, in source file test0l.vnda

+ Elaborating entity “test01" for the cop level hierarchy

+ Implemented 4 device resources after synthesis - the final resource count

Trang 19

<3 Compilation Report Flow Summa

Âà Cyclone II: EP2C35F672C6 eae tos N =

bd abo testO1 a) 0@ 00 GEE Flow Summary Flow Status

- Quartus II Version

m BEE Flow Settings

‹ '

lee EBB Flow Non-Default Global Se| Pevison Name

AHierarchy | B Files | gs Design Units BEE Flow Elapsed Time Toptevel Entity Name

Family

Tx oe Flow OS Summary

Quartus I Yor Compile Desig

v a > Analysis 0 Full Compilation was successful (426 warnings)

by Info: Command: quartus_eda read_settings_files=off write settings files=of!

i Info: Generated files “test01.vo” and “test01_v.sdo” in directory "C:/altera/Pi

A Warning: Expected ENABLE CLOCK_LATENCY to be set to ON but is set to OFF

1) Info: Generated PrimeTime Tcl script file C:/altera/Project/timing/primetime/t‹t

a i Info: Quartus II EDA Netlist Writer was successful 0 errors, 1 warning

ay) Info: Quartus II Full Compilation was successful 0 errors, 426 warnings

For Help, press Fl „h»# Idle

i Biên dịch thành công (chỉ có Warning và Info messagess)

Đối với các thiết kế đơn giản và trong tài liệu này, người dùng có thê không cần quan tâm đến các báo cáo kiểu “Warning” Tuy nhiên với các thiết kế có quy mô lớn hay trong môi trường công nghiệp, tất ca các báo cáo “Warning” luôn được kiểm tra và rà soát,một số lỗi tiềm ấn sẽ được phát hiện thông qua loại báo cáo này Nhìn cửa số biên dịch “Compilation”, ý nghĩa các bước trong quá trỉnh biên dịch được mô tả:

: Phân tích lỗi cú pháp chương trình và biên dịch nội dung chương trình sang dạng thông tin sao cho kit hiểu và chọn các LEs cũng như các phần cứng sẵn có cần thiết

: Tiên hành thực biên dịch tạo các dạng thông tin kết nồi, tối ưu các tài nguyên sử dụng

đê có sô LEs hay các thành phân khác nhỏ nhật có thê

: Tiên hành biên dịch dạng dạng ñle mà phần cứng hiệu đề tạo thiết kế cuỗi Quá trình hợp dịch dựa vào ket quả của qua trinh Fitter sé tao ra hinh ảnh của thiệt kê, có thê

Trang 20

trong cac dang sau:Programmer Object Files (.pof),

: Bước này cần các thiết lập trước đó mà không đề cập trong tài liệu Bước này sẽ tạo ra các báo cáo giúp người dùnghinh dung được thiệt kê của mình sẽ chiếm bao nhiêu tài nguyên, chạy được với tần số tôi đa là bao nhiêu

thông sô liên quan đên thuộc tính vật lý của thiệt kê chứ không báo rắng

hay sai, có lối cú pháp hay không

6 >

Nêu có lỗi cú pháp thì báo cáo kiêu Ý *sé duoc thé hiénd i

Noi chung là những thiết kê có chạy đúng

G Quartus I|- C/altera/Project/testO1 - test01- [Compilation Report - Flow Summary] o | Bs

& File Edit View Project Assignments Processing Tools Window Help {- =| x]

Assignme | & Compila

BE Flow Elapsed Time

GE Flow OS Summary

Ay Cyclone Il: EP2C35F672C6

kom 3 testO1 Say

[Message Info: Running Quartus II Analysis « Synthesis Type

a Ww

Info: Command: quartus map read settings files=on write settings files=off Error (10500): VHDL syntax error at test01.vhd(5) near text “port"; expecting Info: Found 0 design units, including 0 entities, in source file test01.vhd E Error: Quartus II Analysis « Synthesis was unsuccessful 1 error, 0 warnings Error: Quartus II Full Compilation was unsuccessful 3 errors, 0 warnings

For Help, press F1 _ mm Idle

Thiết kế có lỗi và người đọc phải sửa lỗi thông qua những báo cáo Error ở cửa số

Trang 21

1

QuausH-GiahesrPojedfcddi Gối EOipiuforRevoi.RovSummall el)

Ded g & }Selom fest >|

lx Ø6 @ |Ø |> k % l*o 6 Ít L@ |Ð là |Ø I

E= Navigator XQ Tpe8 Tricks | @ toctot sha | @ Ascignmont dior | & Compilation Re |

a Compilation Report

By Cysene I £2) FT ea By Legal Notice 7

‘ie les01 đm | | GP riow Su Flow Status Succesdul - Tha Sep 28 07:37:29 20, S= Pa san fn, Quanus lI Version 90 Buíc 132 02/25/2009 SJ Web E‹|

+ ' SPE Flow Non-Defaut Revision Name Ieet01 I

Sale EBEE Flow Elapsed Tim | TePtovel Entity Namo tect

$$ | EE Flow 0S Summar | P2 Cyclone It

Tasks jox A Flowlo! Device EP2C35F57206 Flow: |Compilation > age aby 8 Syl Timrg Models Frail

Task 8 ga Fitter Met timing requirements Yes =

VED Commie | 4 Assembler Tetal logic elements 0/33.216(0%)

VÔ đe An fis) POI Timing Analyzer | Tetalconbinsionalfuncions 0/33219(0%)

GD Fit | ED EDA Netlist Write | _ Deccatedloaic reasters 0/3216(6%)

Yah Ae Total registers 0 YEP Ce Tetal pine 4/478(<1%) |

veh EC Tetal virtual pine 0 |

® Proger ‘Total memory bts 0/ 483,840(0%)

Embedded Multplier Shit elemerts 0/70(0%) Bi

Total PLis 0/4(0%)

‘a > aS + fel ii '

XỈ type |Wezzage ˆ

i Dy Info: Command: quartus eda read settings files-off write settings files-ofi

w Info: Generated files “testOl.vo™ anc “testOl_v.sdo" in directory “C:/altera/Pi

aA Warning: Expected ENABLE CLOCK LATENCY to be set to ON but is set to OFF

wp Info: Generated PrimeTime Tcl script file C:/altera/Project/timing/primetime/te

& BD Info: Quartus II EDA Netlist Writer wes successful © errors, 1 warning

Q) si Info: Quartus II Full Compilation was successful 0 errors, 426 warnings L8

Báo cáo tông kết sau khi hoàn tất việc biên dịch

Phân tích báo cáo thiếtkếnhư ì thay tài nguyên được sử dụng chỉ là 4 pins Khéng mét tài nguyên nảo khác được sử dụng vì đoạn code chỉ đơn thuân là nôi ngõ vào SW thứ 0 và thứ

1 vào ngõ ra LEDR thử 0 và thứ I Sau khi biên dịch xong, người đọc có thê xem thiết kê ở mức công băng cách sử dụng công cụ *

(SB Flow Elapsed Tim & Design Partition Planner

8 B & State Machine Viewer

s Info: Ge d PrineTine Tcl scry Customize Compilation Report eine /test0t_pt_y.tcl

ay EDA Netlist Write — Options for Report Window

Qs into: Quartus 31 Full Compslersen - 7

Trang 22

T68 Quaesr- C/Aerl/ĐGjeeUAEA0T NeOỜI TIRT Viewer) (oc 6sg/

[a File Edt View Project Assignments Processing Tools Window Help [- [ailx

nzk@g & B |« [esm | RIGGS|D OV VOR OD wo }

Q Tera Ticks & tent ube |B Assigement edtce | @ CompiatinnRepert -F | & ATL Viewer I}

Hiererch: TF | Page Tile [teat Pse= [Tol1 7

EBD | fas Hierarchy Le [otic ie đu MO

BD sy as be resource count might be different

2 coer 11 Analysis « thesis wes successful 0 errors, “0 warnings

' 2h Smenti À stem (10) Processing (60) { Ewainlo |, info! \ Waren || CiealwWanna | Euc )\ Swxxeeediol | Flag / š|Metee 001535 +| #|[Lessn =]

For Help, press FL inom ide

x Ã Ko 7 A

i Xem thiệt kê ở mức công

Ở đây, thiết kế chỉ đơn thuần nối trực tiếp ngõ vào đến ngõ ra nên không một công logic hay

FF nao duoc thay o ket quả i

ỏ à một bước cân thiết để kiêm tra hành vi của thiết kế có đúng như mong muôn củ

&

ế _ ế hay không trước khi thực hiện đồ chương trì 6 i

c bước sau đây mô tả việc thực hiện tạo giản đồ xung mô tả hành vi của thiết kế để kiểm tra xem thiết kê có chạy như mong muôn hay không

Trang 23

fan Edt View Project Asugnmeis Pucemng Tool Wirciow Help

DŒHØ|& (se 5< [im >]

fp wistcn enor -F | & ATL Viewer |

| Hererchy F— Pax [tat a |

W Infor Iaplenented 4 night be different

aw Sates Quercus 2 PƑ ^5shet2s ‘wea successful 0 errors, 0 warnings : -

BK Syaen a1 recess anf Eanaino À Ida|5) À wamnpFl A Cikdwaneg _) Eno, Speedie) Map 7 | [Men ưa AS S| [com el For Help press FL _ _rer—e

i Tao file waveform

z ^ `

° 1 ẹ a

> fear] Bene tf>|Porter: 5p Interval'| 38re Start) Enc Pos 10prs 200ns |

a ‘Info: Running Quartus IT Analyaie 6 Synthesis Iafo: Command: quartug_map rea¢_gettings_fllee=on write_#eLLings f1les=off vest0l -c vestol

a Info: Found 2 design „ ảncit 1 eptities, in source file test0:

Info: Eleborating entity "testi" for the top level hierarchy

# Info: Implemented 4 device resources after synthesis - the final resource count might be different Into: serena it Analysis ¢ Synthes15 was successful 0 errors, 0 warnings =

›

on A Processing on Á Ewhalnle À lnle[S6| À wamrg[ð| À (ile‡wairro À Euœ À $upoesedlS| A Flay 7

Š [Massaue 0 dI 58) +| #| [In x]_ L«zz bus JEsR-sg[— ứ _— L_ xu

Trang 24

Node Finder

Named [i 7) Fiker | Fins: assigned x] Customize List Q OK lok (MM — | chee bert =Lọ Cancel

Nodes Found Selected Nodes:

Name | Aseionmorte | * Nzmz [Axigireres |

Trang 25

File Edit View Tools Window

Named |* | Fiter: |Pins: assignad =] Curtomize List OK |

Lock ix [EE =|_-| Inchads cubenttice Stop top Cancel |

Nodes Found Selected Nodes:

Naine

@ LEDRIN) PIN_AF23 í (Ø hes Sw) PIN N?B |

Chọn chính xác tín hiệu cần mô phỏng bằng cách đưa tín hiệu được liệt kê ở cửa

số bên trái qua bên phải băng cách ân vào biều tượng (>)

Trang 26

nin i Ol

Name | Acoirmenis | - Name | ^z<ianmerts | -

+ LDR0] PIN_AE23 ( @P test 1LEDAIG PIN_AE23 { +® LF0IR() PIN_AF23 ( '£‡ lIrtfNfILFDP[T] PIN AF23 { I® 3/10) PIN_N25, | DP lest NS WIC) PIN_N2S 1

> Swit) PIN_N26, | DF het Sw] PIN_N25 1

“Insert Node or Bus || 7x”)

Valuetype: [Slevel YÌ NodeFnda |

Radix: |asr xi

| Bus width: |]

Start index: II I~ Display gray code count as binary count

Trang 27

OGG Sls Malo = \fewr I

£G9S TF GO R/O Bae

Ai File Edit View Project Assignments Processing Tools Window Help [Jel]

nzMữ 8ã & Be o & jesi I

2 SUES|T > ro SSE |S @ ale

By Cyclone I EPEC —— ————— - —=—^ End| 0p

œ Name Date modified

=> th do 9/29/2017 930 AM |

SE OB incremertal db 9/28/2017 7.22 AM ‘ , a = = Ditiming 9/28/2017723AM — File folder \

=

| 4 Flow: [Coneiaton x| Sy —

Save as type: (Vector Waveform Fie (vw) * Cacel

Add lik to oaret morel

or Help, press FL _ _ [ sae ide [ ZA

i Luu file waveform

Trang 28

Jjgx@@@|o|r »sihoö tr & O\4/\a

——— ®& tes01.xhd | #À tost01.vm |

đây OdeellLEP2S£| FR „ 1G.0ne — Erdj — 0pe

Tasks i a SigralNane | Direc Extiension value

he x LÊDR[0] Öưpg ASCII Default exiension value

“ LFDR[I] Oups '2SDI Defoull exiension value

Tư x SQ] lau — 'ASDI ale

mw SWI| iIneut Asal Detaut saionson value |

2 [Message Colt +| -+|lLess | _ Lee

For Help, press FL [ JRE‹R-<« Idle 4

ì Nhập thông số thời gian kết thúc rồi chọn OK

Trang 29

i ong nhu i Sau đó ộ oa Simulation dé at da a ongnhu i

DœkHB ã : & | & oo] B sop Processing Ctrl Shift

[BE GBD] Dm K me [rh m start Compilation Em

x S BD) Analyze C File

————- test0I xi Ẫ coe nt Contiiaticn Reper - Flow Sum

Update Memory Initislization File

‘Classic Timing Analyzer Tool

# PowerPlay Power Analyze Tool

Vi SSN Analyzer Tool

‘ho

source + Option to preserve fewer signal transitions to reduce memory requirements is ensbled Simulation partitioned into 1 sub-sirulations

Simulation coverage is 100.00 Number of transitions in simulation ia 4006

: Quartus IZ Simulator was successful 0 errors, 0 warnings

Trang 30

nts Cee RNG eH ito Raper SE vao xl a”

@ File Edit View Project Assignments Processing Tools Window Help EI=ix

| Project

Maier Time Bar| 41265 ns s[>|Pawer[ 433ns lrteival 33.18 ne Star Ent|

: Simulation coverage is

: Number of transitions in simalation ia 4006

: Using vector source file "C:/aitera/Prcject/test01.vwE"

: Option to preserve fewer signal trangitions to reduce memory requirements ia enabled Quartue II Similator was successful 0 errore, 0 warnings

Trang 31

Sau khi biên dịch hoàn tất, người dùng có thé nap lên kit thông qua công cụ (

)như i

Oss @|:‹ 6| =5 -< [esn Run EDA Simulation Teo!

3 = Cory % Run EDA Timing Analysts Too!

RLSSS|S > vm WSR —

= (2 dyi Hb Launch Design Space Explorer

‘Timeduest Timing Analyzer Advicors Netist Viewers

‘Name

1B snartap DLogic Analyzer

‘SWAOL 6 tn-System Sources end Probes Editor

sam

& Megaldizard Plug-In Manager

‘i s0Pc Builder TelSenpts

License Setup

Captomice Simulation Report

i u ạp chương trì

Giao diện nạp lệnh như ì cần chú ý những điểm sau

+ Kiểm tra chính xác họ FPGA trên kit đang dùng

+ Mục “ ” cần kiểm tra lại đã nhận “ * chưa Nếu chưa nhận sẽ hiện chữ

« ”, Còn nêu nhận thi sẽ hiện chữ “ ; ” Người dùng có thê sẽ can dung file “ ” trong gói tải liệu đề cải driver cho máy tính cua minh hoặc

sử dụng mạng Internet đề kiểm tra và cài đặt

Øi-am = a « jo || x W@ Fite Edit View Project Assignments Processing Took Window Help I~I#|x|

nzwg|ø|š am 5ö «| 7 s]

mse - ¿ fe Ne [ | 8) Quartus -Cifahtera/Project/test Ol - testOl- [testO1 fl a } File Edit Processing Teale Window =

“velo cổ, Hadsere Setp | No Hardxem + Mods [TAG z] rogers: 0%

[Enable eakiine|$P to aloe backgiourd progianming lla MASI desi) :

Trang 32

§ Programmer - C:/Users/lampham/Desktop/test/test01 - testO1 - testÐ1.cdf

ì Giao diện nạp lệnh đã nhận được USB

Sau khi đã nhận được USB, nhấn “Start” đê bắt đầu nạp file lên kit và kiểm tra Tuy nhiên phải

“100% ” phải được hiển thị như ì để đảm bảo toàn bộ

chương trình được nạp thành công

Trang 33

Kết quả được khảo sát thông qua i Khi SW thứ 0 bật lên thì đèn LEDR thứ 0 sáng và ngược lại cho SW thứ 1 va LEDR thir 1 Cac SW thứ 2 cho đên 17 được bat lên nhưng đèn LEDR thử 2 đên 17 không sáng vì trong đoạn mã chỉ khai báo sử dụng từ 0 dén 1

Trang 34

BỘ MÔN ĐIỆN TỬ | BAI THI NGHIEM 1

Trang 35

Thí nghiệm —

Sinh viên đọc phân của Bài thí nghiệm 0 va thực hiện chương trình Test01 theo từng bước

đã được đưa ra

Sơ đồ mach logic (Logic Diagrams):

Trang 36

library ieee;

use ieee.std logic 1164.all;

use ieee.std logic arith.all;

use ieee.std logic unsigned all;

entity gates is

port (a_in,b in: in std logic;

not_op,and_op,nand_op,or_op,nor_op,xor_op,xnor_op: out std_logic); end gates; ~

architecture dataflow of gates is

begin

not op <= not a in;

and_op <= a_in and b in;

nand_op <= a_in nand b in;

or_op <= a_in or b in;

nor op <= a in nor b in;

xnor_op <= a_in xnor b in;

end dataflow;

Kết qua mé phéng ModelSim/VWE (Results)

(SV chèn kết quả mô phỏng vào mục này)

Kết quả thực hiện

- [6] Mô phỏng và báo giáo viên hướng dân ghi nhận

Tham khảo —

module gates(a_in, b_in,not_op,and_op,nand_op,or_op,nor_op,xor_op,xnor_op) ; input a_in,b in;

output not_op,and_op,nand_op,or_op,nor_op,xor_op,xnor_op;

assign not_op = ~a_in;

assign and_op = a_in&b in;

assign nand_op = ~(a_iné&b in);

assign or op = a in|b in;

assign nor_op = ~(a_in|b in);

assign xor_op = a_in*b in;

assign xnor_op = ~(a_in*b in);

Định dạng
Số trang	72
Dung lượng	16,77 MB