1. Trang chủ
  2. » Luận Văn - Báo Cáo

Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA

101 5 0
Tài liệu đã được kiểm tra trùng lặp

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Tiêu đề Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Tác giả Tran Tuan Khanh, Pham Thanh Lam
Người hướng dẫn Th.S Pham Thanh Hing
Trường học Đại học Quốc gia TP. Hồ Chí Minh
Chuyên ngành Khoa Kỹ thuật Máy tính
Thể loại Khóa luận tốt nghiệp
Năm xuất bản 2023
Thành phố TP. Hồ Chí Minh
Định dạng
Số trang 101
Dung lượng 29,39 MB

Cấu trúc

  • 4.1.2.2. Tần sỐ....................................cc22 HH2 47 4.2. Mô phỏng tập lệnh: .............................-- -- + + 4 1121 12121 1 12 910101 1111 ng HH 47 4.2.1. Tập lệnh cơ bản của RISC-V 64IM........................---555cccccvccccrrrrrrrrrrerree 47 (60)
  • 4.3.2. So sánh kết quả..................................--c 22222 2 2222211111... re 73 Chương 5. Thiết kế Block Design trên Vivado với giao thức AXI4!8! (86)
  • 5.1. Tổng quan giao thức AXXI4...........................---2-¿+2222++2E2EEEEEEEEEEEEEEELrErrrkrrrrrrkkeerre 76 5.2. Kiến trúc khối thiết kế tổng quan giao tiếp qua AXI (89)
  • 5.3. Thiết kế trên Vivado....................-::-- 222v tt tt... .rrrrrrrrriirre 80 5.4. Các IP của Xilinx dùng trong thiết kế Block Design (93)
  • Bang 2.13: Mô tả các tín hiệu Valid, Tag và Data của Cache..........................--- +5+ 5+ 31 Bảng 2.14: Mô tả các tín hiệu Index, Tag va Offset của Address (0)
  • Bang 3.2: Các tín hiệu của khối PCReg............................----222222222E22Sv+vrttttEEEEvvrrrrrrrrrrrree 36 Bảng 3.3: Các tín hiệu của khối Register Eile..........................--ccc¿+cccsscescrssererrrsecrerr.....v28 Bảng 3.4: Cỏc tớn hiệu của khối Decoder.................-...---c¿2222vszsvcvsveeerrssrrerrrvecc-rr......3ỉ Bang 3.5: Các tín hiệu của khối Hazard Detection.........................---ccc+z2222vvvvccrrrrred 40 Bảng 3.6: Các tín hiệu khối Branch Compare......................- --2--2¿2+++z++22E++ztztvvvzerrrrreeee 41 Bang 3.7: Các tín hiệu của khối ALUU........................---2¿¿¿£22222E+vvvvettEEEEEkrrrirrrrrrrkrrrrrrrrrrrd 42 Bảng 3.8: Các tín hiệu của khối Forwarding..................----:-2++22v++++tvvvvrtrtrrvrrrsrrrrree 43 Bang 3.9: Các tín hiệu của khối Data MemOory......................--.---:¿-©222v22c+ztevvcvvvvecrrrrrrd 44 Bảng 3.10: Các tín hiệu của khối Cache_2port ......ssccsssssssessssssesesssssesssssseeesssseeseessseeesessees 45 (0)

Nội dung

TOM TAT KHÓA LUẬNNội dung chính của khóa luận xoay quanh công việc nghiên cứu và thiết kế bộ vi xử lý RISC-V 64IM theo kiến trúc superscalar, được tích hợp bộ nhớ đệm Cache Associative4-

Tần sỐ cc22 HH2 47 4.2 Mô phỏng tập lệnh: . + + 4 1121 12121 1 12 910101 1111 ng HH 47 4.2.1 Tập lệnh cơ bản của RISC-V 64IM -555cccccvccccrrrrrrrrrrerree 47

ereate clock -period 10.000 -name clk -waveform {0.000 5.000} [get_ports clk]

Hình 4.6: Thiét lập tân sô cho tin hiệu clk

All user specified timing constraints are met,

Hình 4.7: Tổng hợp timing của khối chia

=> Tần số khói chia đạt được là 175MHz.

4.2.1 Tập lệnh cơ bản của RISC-V 64IM

BÁO CÁO KHÓA LUẬN TÓT NGHIỆP Trang 47

LỆNH MÃ LỆNH HEX addi $1, $0, 1 00100093 slti $2, $0, 2 00202113 sltiu $3, $0, 5 00503193 xori $4, $0, 1029 40504213 ori $5, $0, 7 00706293 andi $6, $4, 4 00427313 sli $7, $3, 2 00219393 srli $8, $4, 1 00125413 srai $9, $8, 3 00345493 add $10, $1, $2 00208533 sub $11, $4, $2 402205B3 sll $12, $2, $1 00111633 slt $13, $1, $2 0020A6B3 sltu $14, $1, $5 0050B733 xor $15, $1, $4 0040C7B3 stl $16, $8, $7 00745833 sra $17, $6, $1 401358B3 or $18, $1, $9 0090E933 and $19, $6, $7 007379B3 lui $20, 200 000C8A37 sb $4, 4($0) 00400223 sh $6, 8($0) 00601423 sw $7, 12($0) 00702623 sd $11, 16($0) 00B03823

BAO CAO KHOA LUAN TOT NGHIEP Trang 48

Trước khi khởi động hệ thống, thiết kế cần nạp tập lệnh cần chạy vào imem.

Name Value Data Type x # rom[1023:0][31:0] HOODOO XXX Array |

8# {28](31:0] X900000% Array ® [27]310] 01003c83 Array ® (26][31:0] 00c02c03 Array ® [25][31:0] 00801b83 Array ® [24][31:0] 0040003 Array '# [23][31:0] 00b03823 Array ® (221[31:0] 00702623 Array ® [21][31.0] 00601423 Array ® {20](31:0] 00400223 Array '# [19]131:0] 000c8a37 Array t# [18]310] 007379b3 Array

Hình 4.8: Các lệnh test 1 được nạp vào Imem

BÁO CÁO KHÓA LUẬN TÓT NGHIỆP Trang 49

Name Value Data Type 'ớ! rom[1023:0)(31:0] XXX XXX Array ® [14][31:0] 0040c7b3 Array ® [13][31:0] 00506733 Array

Hình 4.9: Các lệnh Test | được nap vào Imem

Hình 4.10: Kết quả mô phỏng tập lệnh Test 1 e_ Khi PCout = 0 thì ta thực thi lần lượt 2 lệnh là ins1 = 00100093 (addi $1, $0,

1) và ins2 = 00202113 (slti $2, $0, 2). © Sau 2 chu ky, tại tang EX dung | giá tri cua thanh ghi nguồn va | giá trị “Imm” đưa vào khối ALU qua 2 input A, B để tính toán và nhờ vào giá trị ALUOp để xác định được là phép toán nào.

BÁO CÁO KHÓA LUẬN TÓT NGHIỆP Trang 50 e Vi dụ ở hình trên, với lệnh 00100093 thì ALUOp = 0 ứng với phép “cộng” va

00202113 thi ALUOp = 12 ứng với phép “

Ngày đăng: 02/10/2024, 08:37

HÌNH ẢNH LIÊN QUAN

Bảng 2.1: Các tập lệnh cơ sở và mở rộng của RISC-V - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Bảng 2.1 Các tập lệnh cơ sở và mở rộng của RISC-V (Trang 17)
Bảng 2.6: Tập thanh ghi của vi xử lý RISC-V - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Bảng 2.6 Tập thanh ghi của vi xử lý RISC-V (Trang 23)
Hình 2.2: Kỹ thuật forwarding - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 2.2 Kỹ thuật forwarding (Trang 25)
Hình 2.3: Xử lý khi dự đoán đúng va dự đoán sai - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 2.3 Xử lý khi dự đoán đúng va dự đoán sai (Trang 26)
Bảng 2.8: Kết quả tương ứng với các giá trị của equal và Prediction - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Bảng 2.8 Kết quả tương ứng với các giá trị của equal và Prediction (Trang 29)
Bảng 2.11: Một bit dự đoán với dự đoán ban dau là not taken - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Bảng 2.11 Một bit dự đoán với dự đoán ban dau là not taken (Trang 32)
Hình 2.11: Sơ đồ khối phép nhân - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 2.11 Sơ đồ khối phép nhân (Trang 40)
Hình 2.12: Sơ đồ khối phép chia - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 2.12 Sơ đồ khối phép chia (Trang 41)
Bảng 2.13: Mô tả các tín hiệu Valid, Tag và Data của Cache Tên tín hiệu Độ rộng Mô tả - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Bảng 2.13 Mô tả các tín hiệu Valid, Tag và Data của Cache Tên tín hiệu Độ rộng Mô tả (Trang 44)
Hình 3.2: Các giai đoạn thực thi chỉ tiết của vi xử lý được tích hợp Cache - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 3.2 Các giai đoạn thực thi chỉ tiết của vi xử lý được tích hợp Cache (Trang 47)
Hình 3.3: Khối Imem Tín hiệu ngõ vào và ngõ ra của IMem được thế hiện trong bảng sau: - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 3.3 Khối Imem Tín hiệu ngõ vào và ngõ ra của IMem được thế hiện trong bảng sau: (Trang 48)
Hình 3.5: Khối Register File - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 3.5 Khối Register File (Trang 50)
Hình 3.6: Khối Decoder Bảng 3.4: Các tín hiệu của khối Decoder Tên tín hiệu Loại tín hiệu Ý nghĩa - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 3.6 Khối Decoder Bảng 3.4: Các tín hiệu của khối Decoder Tên tín hiệu Loại tín hiệu Ý nghĩa (Trang 52)
Hình 3.8: Khối Branch Compare Bảng 3.6: Các tín hiệu khối Branch Compare Tên tín hiệu Loại tín hiệu Ý nghĩa - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 3.8 Khối Branch Compare Bảng 3.6: Các tín hiệu khối Branch Compare Tên tín hiệu Loại tín hiệu Ý nghĩa (Trang 54)
Hình 3.9: Khối ALU Bảng 3.7: Các tín hiệu của khối ALU - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 3.9 Khối ALU Bảng 3.7: Các tín hiệu của khối ALU (Trang 55)
Hình 3.11: Khối Data Memory Bảng 3.9: Các tín hiệu của khối Data Memory - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 3.11 Khối Data Memory Bảng 3.9: Các tín hiệu của khối Data Memory (Trang 57)
Hình 3.12: Khối Cache_2port Bảng 3.10: Các tín hiệu của khối Cache_2port Tên tín hiệu Loại tín hiệu Ý nghĩa - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 3.12 Khối Cache_2port Bảng 3.10: Các tín hiệu của khối Cache_2port Tên tín hiệu Loại tín hiệu Ý nghĩa (Trang 58)
Hình 4.9: Các lệnh Test | được nap vào Imem - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 4.9 Các lệnh Test | được nap vào Imem (Trang 63)
12 và 16. Hình trên là giá trị được lưu trữ trong các địa chỉ của khối Dmem. - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
12 và 16. Hình trên là giá trị được lưu trữ trong các địa chỉ của khối Dmem (Trang 66)
Hình 4.19: Kết quả mô phỏng tập lệnh Test 2 trên Vivado - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 4.19 Kết quả mô phỏng tập lệnh Test 2 trên Vivado (Trang 72)
Hình 4.21: Kết quả mô phỏng của tập lệnh Hazard - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 4.21 Kết quả mô phỏng của tập lệnh Hazard (Trang 74)
Hình 4.25: Kết quả mô phỏng lệnh nhảy có điều kiện (dự đoán đúng) - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 4.25 Kết quả mô phỏng lệnh nhảy có điều kiện (dự đoán đúng) (Trang 77)
Hình 4.29: Số lần dự đoán đúng và dự đoán sai của tap Test 3 - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 4.29 Số lần dự đoán đúng và dự đoán sai của tap Test 3 (Trang 81)
Hình 4.30: Số lần dự đoán đúng và du đoán sai của tập Test 4 - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 4.30 Số lần dự đoán đúng và du đoán sai của tập Test 4 (Trang 82)
Hình 4.31: Số lần dự đoán đúng và dự đoán sai của tập Test 5 - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 4.31 Số lần dự đoán đúng và dự đoán sai của tập Test 5 (Trang 83)
Hình 4.36: Bao cao năng lượng tiêu thu cua IP vi xử lý - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 4.36 Bao cao năng lượng tiêu thu cua IP vi xử lý (Trang 86)
Hình 5.2: Một transaction đọc của giao thức AXI4 - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 5.2 Một transaction đọc của giao thức AXI4 (Trang 90)
Hình 5.3: Một transaction ghi cua giao thức AXI4 - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
Hình 5.3 Một transaction ghi cua giao thức AXI4 (Trang 91)
Hình PL1.0.1: Sơ đồ KIT FPGA VC707 - Khóa luận tốt nghiệp: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA
nh PL1.0.1: Sơ đồ KIT FPGA VC707 (Trang 96)

TỪ KHÓA LIÊN QUAN

TÀI LIỆU CÙNG NGƯỜI DÙNG

  • Đang cập nhật ...

TÀI LIỆU LIÊN QUAN

w