Luận văn thạc sĩ Kỹ thuật điện tử: Thiết kế bộ nhân Vedic 16x16 sử dụng bộ cộng SQR Brent Kung và Modified Kogge-Stone

Trang 1

i ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH

TRƯỜNG ĐẠI HỌC BÁCH KHOA

KHOA ĐIỆN – ĐIỆN TỬ

Trang 2

Cán bộ hướng dẫn khoa học: TS TRẦN HOÀNG LINH Cán bộ chấm nhận xét 1: TS Bùi Trọng Tú

Cán bộ chấm nhận xét 2: TS Nguyễn Minh Sơn

Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 05 tháng 07 năm 2019

Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm:

(Ghi rõ họ, tên, học hàm, học vị của Hội đồng chấm bảo vệ luận văn thạc sĩ) 1 PGS TS Hoàng Trang

2 TS Bùi Trọng Tú 3 TS Nguyễn Minh Sơn 4 TS Trương Quang Vinh 5 TS Nguyễn Lý Thiên Trường

Xác nhận của Chủ tịch Hội đồng đánh giá LV và Trưởng Khoa quản lý chuyên ngành sau khi luận văn đã được sửa chữa (nếu có)

Trang 3

NHIỆM VỤ LUẬN VĂN THẠC SĨ

Họ tên học viên: NGUYỄN MẠNH TUẤN MSSV: 1670364 Ngày, tháng, năm sinh: 24/11/1987 Nơi sinh: Hải Dương

Chuyên ngành: KỸ THUẬT ĐIỆN TỬ Mã số: 60.52.02.03

I TÊN ĐỀ TÀI: Thiết kế bộ nhân Vedic 16x16 sử dụng bộ cộng SQR Brent Kung và

Modified Kogge-Stone

II NHIỆM VỤ VÀ NỘI DUNG:

 Nghiên cứu các phương pháp cộng đã và đang sử dụng

 Nghiên cứu bộ nhân Vedic, thiết kế bộ nhân Vedic sử dụng các bộ cộng song song mới mô phỏng kết quả bằng ModelSim

 Nghiên cứu, thiết kế sơ đồ sơ đồ nhân Vedic bằng Virtuoso tool dựa trên các bộ cộng khác nhau và cải tiến các bộ cộng, tính toán độ trễ, công suất tìm ra bộ nhân tối ưu nhất

III NGÀY GIAO NHIỆN VỤ: 11/02/2019

IV NGÀY HOÀN THÀNH NHIỆM VỤ: 02/06/2019 V CÁN BỘ HƯỚNG DẪN: Tiến Sỹ Trần Hoàng Linh

Tp.HCM, ngày … tháng…… năm 2019

CHỦ NHIỆM BỘ MÔN CÁN BỘ HƯỚNG DẪN

TRƯỞNG KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH

TRƯỜNG ĐẠI HỌC BÁCH KHOA -✩ -

CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự do – Hạnh phúc

-✩ -

Trang 4

LỜI CÁM ƠN

Trước hết, tôi muốn gửi lời cám ơn chân thành với TS Trần Hoàng Linh người ân cần và nhiệt tình hướng dẫn và giúp đỡ tôi trong quá trính thực hiện Luận văn tốt nghiệp này Thầy không những đã định hướng cho tôi ý tưởng giải quyết các khó khăn gặp phải mà còn dành nhiều thời gian để giúp tôi có thể hoàn thành được luận văn đúng thời hạn Tôi cũng muốn cám ơn các thầy cô trong Hội Đồng Luận Văn đã dành thời gian để đọc báo cáo về đề tài của tôi đồng thời góp thêm ý kiến để luận văn của tôi hoàn thiện hơn

Cuối cùng, tôi muốn cám ơn gia đình và bạn bè đã tạo điều kiện tốt nhất để tôi có thể hoàn thành tốt Đề tài luận văn này

TÁC GIẢ

Nguyễn Mạnh Tuấn

Trang 5

Luận văn thạc sĩ GVHD: TS Trần Hoàng Linh

TÓM TẮT LUẬN VĂN

Luận văn này trình bày một phương pháp cải tiến phép nhân Vedic dựa trên việc sử dụng các bộ cộng thành phần đang được phát triển (Modified Kogge Stone và Brent Kung) Kết quả nhận được phương pháp nhân mới, sẽ được so sánh với phép nhân sử dụng các bộ cộng truyền thống (Ripple Carry Adder, Carry Save Adder) về phương diện độ trễ, đưa ra bộ nhân Vedic có sự tối ưu về mặt tốc độ Sau đó bằng việc sử dụng các phương pháp thiết kế cổng logic mới (new XOR-XNOR gate) ta sẽ áp dụng trên bộ nhân có tốc độ tốt nhất nhằm làm giảm công suất xuống mức có thể chấp nhận được

This dissertation presents a method to improve Vedic multiplication based on the use of the adder components that are being developed (Modified Kogge Stone and Brent Kung) The results of obtaining a new multiplication method that will be compared with multiplication using traditional adders (Ripple Carry Adder, Carry Save Adder) in delay, giving the Vedic multiplier with speed optimization Then by using the new logic gate design methods (new XOR-XNOR gate), we will apply on the best speed multiplication to reduce the power down to an acceptable level

Trang 6

MỤC LỤC

CHƯƠNG 1 MỞ ĐẦU 1

1.1LÝ DO CHỌN ĐỀ TÀI 1

1.2TÌNH HÌNH NGHIÊN CỨU 3

1.3NHIỆM VỤ LUẬN VĂN 3

CHƯƠNG 2 CƠ SỞ LÝ THUYẾT 5

2.1BỘ NHÂN VEDIC 5

2.2CÁC CHỈ SỐ CẦN ĐO 8

2.2.1 Độ trễ 8

2.2.2 Công suất 9

CHƯƠNG 3 THIẾT KẾ CHỨC NĂNG VÀ THIẾT KẾ LOGIC 11

3.1CÁC BỘ CỘNG ĐƯỢC SỬ DỤNG THIẾT KẾ CÁC BỘ NHÂN VEDIC 11

3.1.1 Thiết kế 1: sử dụng Ripple Carry Adder(RCA) 11

3.1.2 Thiết kế 2: sử dụng Carry Save Adder 12

3.1.3 Thiết kế 3: sử dụng Bren Kung Adder 13

3.1.4 Thiết kế 4: sử dụng Kogge Stone 16

3.1.5 Thiết kế 5: sử dụng Modified Kogge Stone Adder 18

3.1.6 Thiết kế 6: sử dụng Modified Kogge Stone Adder và Regular Square Root Brent Kung Carry Select Adder 19

3.2QUY TRÌNH THIẾT KẾ BỘ NHÂN VEDIC 16X16 20

3.3THIẾT KẾ CÁC BỘ NHÂN SỬ DỤNG:NEW EXOR,XNOR GATE, VÀ BỘ CỘNG FULL ADDER SỬ DỤNG NEW EXOR,ENOR GATE 25

CHƯƠNG 4 KẾT QUẢ THỰC HIỆN SCHEMATIC VÀ ĐO ĐẠC THÔNG SỐ 27

4.1CÁC BỘ NHÂN ĐƯỢC THIẾT KẾ TỪ CÁC BỘ CỘNG 27

4.1.1 Bộ nhân Vedic 2x2 27

4.1.2 Bộ nhân Vedic 4x4 28

Trang 7

4.3.2 Công suất và độ trễ của các phương pháp khác nhau 41

CHƯƠNG 5 KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 42

5.1KẾT LUẬN 42

5.2ĐỀ NGHỊ HƯỚNG PHÁT TRIỂN ĐỀ TÀI 42

Trang 8

DANH MỤC HÌNH ẢNH

Hình 1.1 So sánh tốc độ các phương pháp nhân 2

Hình 1.2 Một số công trình nghiên cứu nhân Vedic trên thế giới 3

Hình 2.1- Alternative way of multiplication by Urdhva tiryakbhyam Sutra. 6

Hình 2.2- Hardware Realization of 2x2 block 6

Hình 2.3- 16x16 bits Vedic multiplier 8

Hình 2.4- Định nghĩa trễ truyền 9

Hình 3.1 Architecture of 8 bits Ripple Carry Adder (RCA) 11

Hình 3.2- 8 bits Ripple Cary Adder(RCA) 12

Hình 3.3- Full Adder 12

Hình 3.4- Architecture of Carry Save Adder 13

Hình 3.6 Carry Network 14

Hình 3.7- Architecture of of 8-Bits Brent Kung Adder 15

Hình 3.8- 8-Bits Brent Kung Adder 15

Hình 3.9- Architecture of the 8 Bit KoggeStone Adder 16

Hình 3.10- 8-Bits 8 Bit KoggeStone Adder-p1 17

Hình 3.11- 8-Bits 8 Bit KoggeStone Adder-p2 17

Hình 3.12- Architecture of the 8 Modified Kogge Stone Adder 18

Hình 3.13- 8 Modified Kogge Stone Adder 19

Hình 3.14- Architecture of l6-bit Regular Square Root BK CSA 20

Hình 3.15-l6-bit Regular Square Root BK CSA 20

Hình 3.16- Schematic bộ nhân Vedic 2x2 21

Hình 3.17 Half adder Hình 3.18 Truth Table for half adder 21

Hình 3.19: kết quả mô phỏng test bench bộ nhân Vedic 2x2 22

Trang 9

Hình 3.25: kết quả mô phỏng test bench bộ nhân Vedic 16x16 25

Hình 3.26- new XOR-XNOR gate 25

Hình 3.27- new full adder sử dụngXOR-XNOR gate 26

Hình 4.1-Schematic Vedic 2x2 27

Hình 4.5-Schematic 8 bits Carry Save Adder 29

Hình 4.6-Schematic 8 bits Ripple Carry Adder 30

Hình 4.7-Schematic 24 bits Modified Kogge Stone 30

Hình 4.8-Schematic 24 bits Regular SQRT BK CSA 31

Hình 4.9-Schematic 16 bits Regular SQRT BK CSA 31

Trang 10

DANH SÁCH BẢNG

Bảng 4.1 chu kì và độ rộng xung của các nguồn dc dùng mô phỏng ………33 Bảng 4.2- kết quả mô phỏng phép nhân………39 Bảng 4.3- kết quả mô phỏng công suất và độ trễ các bộ nhân ………41

DANH SÁCH TỪ VIẾT TẮT

SQRT BK CSA SQuare RooT Brent Kung Carry Select Adder

Trang 11

Có rất nhiều phương pháp được đưa ra, nhưng để giải quyết được triệt để các nhà nghiên cứu đã tiến hành nâng cấp tốc độ các thiết bị từ các đơn vị cơ bản nhất của các bộ xử lí: Các bộ nhân - khối cấu trúc cơ bản cho các đơn vị logic số học Một

số phương pháp cải tiến được kể đến như: Traditional Pen and Paper, Booth and

Vedic Tốc độ tính toán của các phương pháp nhân được thể hiện trong biểu đồ phía dưới [1]

Trang 12

2

Hình 1.1 So sánh tốc độ các phương pháp nhân

Như biểu đồ so sánh trên ta thấy phương pháp nhân Vedic là phương pháp nhân có được hiệu quả nhanh nhất và hiện nay, trên thế giới cũng được các nhà nghiên cứu sử dụng nhiều nhất Cùng với đó là các nghiên cứu về cải tiến sao cho bộ nhân ngày càng có tốc độ tính toán nhanh hơn Luận văn này trình bày về việc thực hiện một giải thuật trong việc thực hiện phép nhân Vedic 16x16 bits sử dụng TSMC 45nm Bên cạnh đó chúng ta sẽ đi vào nghiên cứu các giải pháp mới với các cổng logic cải tiến nhằm đưa đến một phương pháp tối ưu cả về công suất lẫn độ trễ đảm bảo cho các thiết bị ứng dụng có hiệu suất hoạt động tốt nhất

Trang 13

3

1.2 Tình hình nghiên cứu

Trên thế giới bộ nhân Vedic luôn được cải tiến cùng với việc cải tiến không ngừng của bộ cộng, ta có thể khảo sát một số bài báo trong lĩnh vực này dưới đây

Shauvik Panda, Dr Alpana

K.Vinitha DESIGN OF AN MAC UNIT USING 16*16 VEDIC MULTIPLIER BASED ON

Dasari Rudrama Design of an Efficient 16 Bit Vedic Multiplier Using Carry Select Adder with Brent

G.Challa Ram, D.Sudha Rani, Y.Rama Lakshmanna,K.Bala Sindhur

Aravind E Vijayan ; Arlene John ;

Deepak Sen Efficient implementation of 8-bit vedic multipliers for image processing application 26/1/15 Yeshwant Deodhe ; Sandeep

Kakde ; Rushikesh Deshmukh Design and Implementation of 8-Bit Vedic Multiplier Using CMOS Logic 9/10/14 Y Bhavani Prasad ; Ganesh

Chokkakula ; P Srikanth Reddy ; N R Samhitha

Design of low power and high speed modified carry select adder for 16 bit Vedic

J Vinoth Kumar ; C Kumar Charlie Paul

Design of modified vedic multiplier and FPGA implementation in multilevel

U.C.S Pavan Kumar ; A Saiprasad

Goud ; A Radhika FPGA implementation of high speed 8-bit Vedic multiplier using barrel shifter 18/6/13 Devika Jaina ; Kabiraj Sethi ;

Hình 1.2 Một số công trình nghiên cứu nhân Vedic trên thế giới

Hiện tại Việt Nam đang phát triển về vi mạch một cách mạnh mẽ các bài nghiên cứu về các phép tính toán số học trong đó có phép cộng và phép nhân cũng ngày được quan tâm

1.3 Nhiệm vụ luận văn

Luận văn đặt mục tiêu thực hiện các nội dung sau đây:

Lý thuyết: Trình bày và thiết về bộ nhân Vedic 16x16 quy trình thiết kế vi

mạch, ý nghĩa các chỉ số cần đo, các luật thiết kế layout khi thực hiện trên công nghệ 45nm

Thiết kế chức năng và thiết kế logic: Trình bày cách tiếp cận để đưa ra đề

xuất thiết kế các bộ nhân Vedic 16x16 với công suất thấp và độ trễ nhỏ với các bộ

Trang 15

Hình 2.1 Các con số được nhân lên được viết trên hai cạnh liên tiếp của hình vuông

như thể hiện trong hình Hình vuông được chia thành các hàng và cột trong đó mỗi hàng / cột tương ứng với một trong các chữ số của một trong hai một số nhân hoặc một bội số Do đó, mỗi chữ số của cấp số nhân có một hộp nhỏ chung cho một chữ số của bội số Những các hộp nhỏ được phân chia thành hai nửa theo chiều ngang dòng Mỗi chữ số của số nhân là độc lập nhân với mỗi chữ số của bội số và hai chữ số sản phẩm được viết trong hộp chung Tất cả các chữ số nằm trên một đường chấm chéo được thêm vào bit nhớ trước đó Ít nhất chữ số có nghĩa của số thu được đóng vai trò là chữ số kết quả và phần còn lại là bit nhớ cho bước tiếp theo Bit nhớ bước đầu tiên (ví dụ, đường chấm chấm ở phía cực bên phải) được coi là 0

Trang 16

6

Hình 2.1- Alternative way of multiplication by Urdhva tiryakbhyam Sutra

Khối số nhân Veda 2x2 được hiển thị trong Hình 2.2 Ở đây, kỹ thuật của

Urdhva-Tiryakbhyam đã thảo luận trước đó được áp dụng trên các số nhị phân 2 bit

Như được hiển thị trong Hình.2.2, các sản phẩm một phần ban đầu được tạo bằng

cổng AND và kết quả được thêm vào bằng Half Adder (HA) Đặt input1 = a1a0 và input2 = b1b0, trong đó a1, b1 là MSB và a0, b0 là LSB Bước đầu tiên: a0 và b0 được nhân theo chiều dọc và kết quả được lưu trữ dưới dạng LSB của đầu ra cuối cùng Bước thứ hai: b0 được nhân với a1 và a0 được nhân với b1 Hai kết quả này được thêm vào bằng HA và tổng này được lưu dưới dạng bit thứ hai của đầu ra cuối cùng Bước thứ ba: b1 được nhân với a1 và kết quả này được thêm vào khi thực hiện HA từ bước thứ hai và tổng số được tạo ra và thực hiện được lưu trữ dưới dạng bit thứ ba và thứ tư của đầu ra cuối cùng

Hình 2.2- Hardware Realization of 2x2 block

Trang 17

7

Để mở rộng hệ số nhân hơn nữa, thuật toán Karatsuba – Ofman có thể được sử dụng Thuật toán Karatsuba-Ofman được xem là một trong những cách nhanh nhất để nhân số nguyên Nó dựa trên chiến lược phân chia và chinh phục Phép nhân 2n chữ số số nguyên được giảm xuống hai phép nhân n chữ số, một (n + 1) chữ số phép nhân, phép trừ hai chữ số n, hai phép toán trái, bổ sung hai chữ số n và hai 2n chữ số bổ sung

Thuật toán có thể được giải thích như sau:

Đặt X và Y là biểu diễn nhị phân của hai số nguyên

X = ∑ xi2i Y = ∑ yi2i

Muốn tính toán kết quả của X*Y Sử dụng chiến lược phân chia và chinh phục, các toán hạng X và Y có thể được phân tách thành các phần có kích thước bằng nhau XH và XL, YH và YL, trong đó các chỉ số H và L đại diện cho các bit thứ tự cao và thấp của X và Y tương ứng Đặt k = 2n Nếu k là số lẻ, nó có thể được đệm đúng bằng 0

X = 2n ∑ xi+n 2i + ∑ xi 2i = XH 2n + XL Y = 2n ∑ yi+n 2i + ∑ yi 2i = YH 2n + YL Kết quả được tính như sau:

Trang 18

2.2.1 Độ trễ

Propagation delay (trễ truyền) tp của 1 cổng logic được định nghĩa là thời gian nó tạo thành ngõ ra sau khi ta thay đổi ngõ vào Nó biểu thị độ trễ bởi 1 tín hiệu khi đi qua một cổng logic Trễ truyền được quy ước tính bằng khoảng thời gian đo giữa các điểm chuyển tiếp 50% của dạng sóng ngõ vào và ngõ ra

Trang 19

9

Hình 2.4- Định nghĩa trễ truyền

Bởi vì cổng logic phản hồi cạnh lên, cạnh xuống của ngõ vào với các khoảng thời

gian khác nhau Do đó, người ta định nghĩa cụ thể hơn về trễ truyền: tpLH là khoảng thời gian phản hồi của cổng logic của cạnh tích cực cao (Low to Hight) của ngõ ra

tpHL là khoảng thời gian phản hồi của cổng logic của cạnh tích cực thấp (Hight to Low) của ngõ ra

Và tp được xác định bằng trung bình cộng của tpLH và tpHL: tp = (2)

Do tính trực quan, phản ảnh trực tiếp vấn đề nên tp, tpLH và tpHL thường được dùng cho so sánh giữa các công nghệ bán dẫn hay cách thiết kế khác nhau

2.2.2 Công suất

Power consumption (năng lượng tiêu thụ) của 1 thiết kế được xác định là lượng năng lượng mà nó tiêu thụ trong 1 đơn vị thời gian vận hành, và nhiệt lượng mạch phát ra Những yếu tố này ảnh hưởng đến một số lượng lớn các quyết định thiết kế quan trọng, chẳng hạn như khả năng cung cấp năng lượng, tuổi thọ pin, yêu cầu kích thước đường điện, đóng gói và làm mát Với nhiều quá trình thiết kế CMOS, công suấtlà sự cân nhắc thứ 2 sau tốc độ và diện tích đối với nhiều chip Khi số transistor và tần số xung clock tăng, tiêu thị công suất đã tăng vọt và do đó khi thiết kế người ta phải đặt ra ràng buộc về công suất của thiết kế Từ những vấn đề trên, nhiều phép đo lường liên quan đến công suất được xem xét Khi cần quan tâm về kích thước mà

Trang 20

10

đường điện cần đạt để đáp ứng được năng lượng, công suất tối đa Ppeak là thứ cần được tính toán:

Ppeak = ipeak Vsupply = max[p(t)]

Khi giải quyết các yêu cầu về làm mát hoặc pin, người ta chủ yếu quan tâm

trong công suất tiêu tán trung bình Pavg Ta bắt đầu từ việc xem lại một số định nghĩa

Công suất tức thời Pt được suy ra từ nguồn cấp điện tỉ lệ thuận với dòng cấp điện iDD(t)và điện áp cấp điện Vdd:

Trang 21

11

CHƯƠNG 3 THIẾT KẾ CHỨC NĂNG VÀ THIẾT KẾ LOGIC

3.1 Các bộ cộng được sử dụng thiết kế các bộ nhân Vedic 3.1.1 Thiết kế 1: sử dụng Ripple Carry Adder(RCA)

Tiếp cận

Ripple Carry Adder (RCA) là 1 bộ cộng dựa trên mạch cộng FA đơn giản:

Hình 3.1 Architecture of 8 bits Ripple Carry Adder (RCA)

Si = Ai ⊕ Bi⊕Ci

Ci = (Ai-1.Bi-1) + (Ci-1.(Ai-1 ⊕ Bi-1))

Cấu trúc RCA 8 bits được thể hiện trên Hình 3.1 RCA bao gồm một loạt các bộ cộng

Full Adder Mỗi bộ FA cộng 2 bit và một bit carry Carry tạo ra từ mỗi bộ FA sẽ được đưa vào bộ FA kế tiếp Carry sẽ được lan truyền trong toàn bộ quá trình tính toán Do dó, thời gian trễ sẽ ngày càng tăng nếu số bit càng tăng RCA có ưu điểm là thiết kế đơn giản nhưng thời gian trễ lớn

Kết quả thiết kế logic

Trang 22

thức này so với RCA

Trang 23

13

Hình 3.4- Architecture of Carry Save Adder

3.1.3 Thiết kế 3: sử dụng Bren Kung Adder Tiếp cận

Bộ cộng Brent Kung là Bộ cộng tiền tố song song Bộ cộng được thiết kế dạng carry tree adder trong đó tín hiệu propagation và tín hiệu generation được tính toán trước Do độ trễ (log2n) thông qua đường carry, bộ cộng này thuận lợi hơn về tốc độ Nó tiêu thụ ít diện tích hơn và có độ sâu tối đa Số lượng phần tử của Brent Kung adder có thể được tính bằng (2n-1) – log2n và độ trễ của cấu trúc là (log2n -2) Các giai đoạn

của bộ cộng

 Giai đoạn tiền xử lý :

Tạo và truyền tín hiệu cho mỗi cặp đầu vào A và B được tính toán trong giai đoạn này Các tín hiệu này được đưa ra bởi các phương trình sau: Pi = Ai xor Bi (4)

Gi = Ai & Bi (5)  Mạng sản sinh carry:

Trong giai đoạn này, chúng ta tính toán carries tương đương với mỗi bit Các hoạt động này được thực hiện song song Sau khi tính toán carries song

Trang 24

14

song chúng được phân đoạn thành các phần nhỏ hơn, lan truyền và tạo ra carries được sử dụng như tín hiệu trung gian được đưa ra bởi các phương trình logic (6) & (7):

CGi:j = Gi:k+l or (Pi:k+l and Gk:j) (7)

Minh họa trong Hình 3.6

Trang 25

15

Hình 3.7- Architecture of of 8-Bits Brent Kung Adder

Kết quả thiết kế logic

Hình 3.8- 8-Bits Brent Kung Adder

Trang 26

CPi:j =CPi:k + 1 and CPk:j …//k: layer

CGi:j =CGi:k + 1 or (CPi:k + 1 and CGk:j) Ci–1 = (CPi and Cin) or CGi

Si= CPi xor Ci–1

Hình 3.9- Architecture of the 8 Bit KoggeStone Adder Kết quả thiết kế logic

Trang 27

17

Hình 3.10- 8-Bits 8 Bit KoggeStone Adder-p1

Hình 3.11- 8-Bits 8 Bit KoggeStone Adder-p2

Trang 28

fan-Hình 3.12- Architecture of the 8 Modified Kogge Stone Adder Kết quả thiết kế logic

Trang 29

19

Hình 3.13- 8 Modified Kogge Stone Adder

3.1.6 Thiết kế 6: sử dụng Modified Kogge Stone Adder và Regular Square Root Brent Kung Carry Select Adder

Tiếp cận

Regular Square Root BK CSA có 5 nhóm Brent Kung kích thước khác nhau Mỗi nhóm chứa bộ BK đơn cho Cin = O, RCA cho Cin = 1 và MUX Sơ đồ khối của

SQRT BK CSA thông thường 16 bit được hiển thị trong Hình 3.14 Việc sử dụng

diện tích cao và độ trễ lớn là hai nhược điểm chính của Linear Carry Select Adder Những bất lợi của Linear Carry Select Adder có thể được sửa chữa bởi SQRT CSA Nó là một phiên bản cải tiến của CSA tuyến tính Độ trễ thời gian của bộ cộng tuyến tính có thể giảm, bằng cách thêm mỗi đầu vào vào mỗi bộ cộng so với thiết kế trước đó[2] Kết hợp với Modified Kogge Stone nhằm tạo ra bộ nhân mơi với fan-out thấp

và công suất cũng như độ trễ thấp

Trang 30

20

Hình 3.14- Architecture of l6-bit Regular Square Root BK CSA Kết quả thiết kế logic

Hình 3.15-l6-bit Regular Square Root BK CSA

3.2 Quy trình thiết kế bộ nhân Vedic 16x16

Như đã trình bày ở mục 2.1, trình tự thiết kế bộ nhân Vedic 16x16 bắt đầu với bộ

Vedic 2x2

Trang 31

21

Hình 3.16- Schematic bộ nhân Vedic 2x2

Bộ Vedic 2x2 được thiết kế từ các cổng and và các bộ cộng half_adder hình dưới

Hình 3.17 Half adder Hình 3.18 Truth Table for half adder

Trang 32

22

Hình 3.19: kết quả mô phỏng test bench bộ nhân Vedic 2x2

Từ bộ Vedic 2x2 ta tiến hành xây dựng bộ Vedic 4x4, Vedic 8x8 và Vedic 16x16

Vedic4x4

Hình 3.20: Schematic bộ nhân Vedic 4x4

Bộ Vedic 4x4 được thiết kế từ 4 bộ nhân Vedic 2x2 và các bộ cộng 4 bits

Trang 33

Trang 35

25

Hình 3.25: kết quả mô phỏng test bench bộ nhân Vedic 16x16

3.3 Thiết kế các bộ nhân sử dụng: New EXOR, XNOR gate, và bộ cộng full adder sử dụng new EXOR, ENOR gate

Để tối ưu hóa việc tiết kiệm công suất cũng như giảm độ trễ trong quá trình schematic,

Các sơ đồ cổng logic mới được đề xuất, do điện dung đầu ra thấp và tản điện ngắn mạch thấp [3]

Hình 3.26- new XOR-XNOR gate

Trang 36

26

Hình 3.27- new full adder sử dụngXOR-XNOR gate

Trang 37

4.1 Các bộ nhân được thiết kế từ các bộ cộng

4.1.1 Bộ nhân Vedic 2x2 Schematic

Hình 4.1-Schematic Vedic 2x2

Trang 38

28

Trang 39

29

Schematic một số bộ cộng được sử dụng

Hình 4.5-Schematic 8 bits Carry Save Adder

Trang 40

30

Hình 4.6-Schematic 8 bits Ripple Carry Adder

Hình 4.7-Schematic 24 bits Modified Kogge Stone