GIӞI THIӊU
Lӏch sӱ phát triӇn CMOS
026)(70HWDO2[LGH6HPLFRQGXFWRU)LHOG(IIHFW7UDQVLVWRUOjFiFÿѫQYӏ mҥch tích hӧS,&ÿѭӧc sӱ dөng trong nhiӅu thiӃt bӏ WѭѫQJWӵ YjNƭWKXұt sӕ Ngoài ra còn ӭng dөng vào các thiӃt bӏ ORJLFQѫLFiFTransistors hoҥWÿӝQJQKѭPӝt công tҳc và hiӋu suҩWOjÿӫ ÿLӅu kiӋn vӟi tӕFÿӝ chuyӇQÿәLYjQăQJOѭӧng chuyӇQÿәi éWѭӣQJYӅ các trDQVLVWRUKLӋXӭQJWUѭӡQJ)(7V ÿѭӧFPӣUӝQJVDQJ+RD.ǤGR -XOLXV (GJDU ÿӋ WUuQK YjR QăP 7URQJ NKL ÿy YLӋF NKiP SKi UD 026)(7V FӫD 'DZRQ.DKQJYj0DUWLQ$WDOODWҥLSKzQJWKtQJKLӋP%HOOÿm[XҩWKLӋQYjRFXӕLQKӳQJ QăP%DQÿҫXYұWOLӋX FәQJWURQJTransistors WKѭӡQJOjNLPORҥLYtGө$OGүQ ÿӃQFKӳYLӃWWҳW³0HWDO2[LGH6HPLFRQGXFWRU´FKRFiFWKLӃW EӏQKѭYұ\7X\QKLrQVDX ÿy poly6LOLFRQEӏSKDWҥSFKҩWQһQJÿѭӧFVӱGөQJOjPYұWOLӋXFӱDWLrXFKXҭQGRWtQK әQÿӏQKQKLӋWFDRFӫDQyPjNK{QJSKҧQӭQJYӟLR[LWFәQJ1Jj\QD\QJKLrQFӭXPӟL JLӟLWKLӋXYұWOLӋXFӱDNLPORҥLÿѭӧFWiLVӱGөQJNKLR[LWFәQJ6L2 2 ÿѭӧFWKD\WKӃEҵQJ FiFÿLӋQP{LFDRFҩSFDRKѫQ
1ăP1958, Jack Kilby chӃ tҥo mҥch tích hӧp flip-IORSÿҫu tiên vӟi hai bán dүn tҥi Texas Instruments
1ăP )UDQN :DQODVV Wҥi Fairchild mô tҧ các cәQJ ORJLF ÿҫu tiên sӱ dөng MOSFET, có cҧ nMOS và pMOS (CMOS) &iF ,& ÿҫX WLrQ GӵD WUrQ 026 ÿm ÿѭӧF
*HQHUDO0LFURHOHFWURQLFVF{QJEӕYjRQăP0һFGÿk\OjPӝWEѭӟFSKiWWULӇQ công nJKӋOӟQQKѭQJÿmPҩWJҫQPӝWWKұSNӹÿӇJLҧLTX\ӃWFiFYҩQÿӅYӅÿӝWLQFұ\YjQăQJVXҩWFѫEҧQFKRSKpS026OjWKjQKSKҫQFKtQKWURQJF{QJQJKӋYLPҥFK
2 MOSFET hoҥWÿӝng thông qua 4 tiӃSÿLӇPÿҫu cuӕi: gate (G), source (S), drain (D), và substrate body (%QKѭWURQJ+uQK%RG\%FyWKӇ có thӇ ÿѭӧc kӃt nӕi vӟi nguӗn 6ÿӇ có thӇ [HPQKѭPӝt thiӃt bӏ ÿҫu cuӕLWKD\Yuÿҫu cuӕLQKѭWUrQ
NhӳQJQăPÿҫu 1970, công nghӋ ORJLFS026KRһFORJLFQ026 ÿѭӧc sӱ dөng phә biӃn trong thiӃt kӃ MOS sӕ YjWѭѫQJWӵ
Kể từ những năm 1980, ngành công nghiệp vi mạch tích hợp VLSI đã chuyển sang sử dụng công nghệ CMOS CMOS (Complementary Mental Oxide Semiconductor) là linh kiện bán dẫn bù oxit kim loại, tích hợp nhiều chức năng Sự kết hợp các MOSFET p và n trong cấu hình CMOS tạo ra công tắc đóng/mở hiệu quả cao, tiêu thụ ít điện năng và sinh nhiệt thấp trong các chip nhỏ gọn Trong CMOS, khi cả hai cổng vào được cung cấp điện áp cao phù hợp, cả nMOS và pMOS đều dẫn điện, cho phép dòng điện chạy qua Ngược lại, nếu một trong hai cổng vào không có điện áp cao thích hợp, chỉ một trong hai MOSFET dẫn điện, cho phép dòng điện chạy qua thấp hơn.
MҥFKORJLFÿѫQJLҧn nhҩt là cәng NOT chӍ gӗm mӝt nMOS và mӝt pMOS
Hình 1.2 Mô hình mһt cҳt qua mӝt cәng NOT [18]
1.2 Nguyên lý hoҥWÿӝQJFѫEҧn cӫa MOSFET
NMOS có ba chӃ ÿӝ hoҥW ÿӝng: tҳt (cutoff), tuyӃn tính (linear) và bão hòa (saturation)
Hình 1.Ĉӗ thӏ thӇ hiӋn các phân vùng hoҥWÿӝng cӫa NMOS [18] x ChӃ ÿӝ Cutoff Ĉk\ Oj WUҥng thái nMOS bӏ tҳt, xҧy ra khi V GS V TH vàI D 0A Trên thӵc tӃ thì
I z QKѭQJI D o0 nên còn gӑi là dòng rò
C Vӟi C D và C Ox Oj ÿLӋn dung cӫa lӟp depletion và lӟp R[LGHWѭѫQJӭng
Hình 1.4 Mô hình hoҥWÿӝng chӃ ÿӝ Cutoff cӫa NMOS [18] x ChӃ ÿӝ Triode/linear
Xҧ\UDNKLÿLӅu kiӋn V GS !V TH và0V DS V DS sat , V GS V TH /~FQj\ÿӝ dүn lӟn và tҥo nên mӝt kênh dүn vӟLGzQJÿLӋnI D
Hình 1.5 Mô hình hoҥWÿӝng chӃ ÿӝ Triode/linear cӫa NMOS [18] x ChӃ ÿӝ Saturation
Xҧy ra khi V GS !V TH vàV DS tV DS sat , V GS V TH Ĉk\OjO~FI D bӏ bão hòa dù FyWăQJÿLӋQiSÿLFKăQJQӳa
Hình 1.6 Mô hình hoҥWÿӝng chӃ ÿӝ Saturation cӫa NMOS [18]
7ѭѫQJWӵ vӟLQ026S026FNJQJFyEDFKӃ ÿӝ tҳt (cutoff), tuyӃn tính (linear) và bão hòa (saturation) x ChӃ ÿӝ cutoff
Xҧy ra khi V SG V TH vàI D 0A x ChӃ ÿӝ Triode/linear
Xҧ\UDNKLÿLӅu kiӋn V SG ! V TH vàV SD V SG V TH KLÿyWҥo nên kênh dүn có dòng
Xҧy ra khi V SG ! V TH vàV SD !V SG V TH Ĉk\OjO~FI D bӏ EmRKzDGFyWăQJ ÿLӋQiSÿLFKăQJQӳa
1.3 Quy trình sҧn xuҩWFѫEҧn cӫa MOSFET x Hình thành Wafer Ĉѭӧc hình thành tӯ 6LOLFRQFyÿѭӡng kính tӯ PPÿӃn 300mm, bӅ dày nhӓ KѫQPP
Hình 1.7 Hình minh hӑa mӝt Wafer thӵc tӃ [18]
;iF ÿӏnh nhӳng bӅ mһt cҫn quan tâm trên bӅ mһt wafer thông qua chҩt cҧn quang (photoresist), các phҫn không có chҩt cҧn quang sӁ bӏ ăQPzQ
Hình 1.8 Hình minh hӑa quá trình quang khҳc [18] x Tҥo well và kênh
Sӵ WKD\ ÿәi nӗQJ ÿӝ tҥp chҩW ÿӇ tҥo n-well hoһc p-ZHOO 7Kѭӡng dùng hai SKѭѫQJSKiSOjNKXӃch tán (Diffusion) hoһc cҩy ion (Implantation) x Silicon dioxide (SiO 2 )
Là quá trình mà mӝt lӟS6LOLFRQGLR[LGHÿѭӧc phӫ OrQZDIHU'QJÿӇ bҧo vӋ vұt liӋXErQGѭӟi không bӏ pha tҥp, cung cҩp lӟp cách li giӳDKDLP{LWUѭӡng
Hình 1.9 Hình minh hӑa lӟp Silicon dioxide [18]
- 2[\ KyD ѭӟt là quá trình oxy hóa có chӭD KѫL Qѭӟc NhiӋW ÿӝ WKѭӡng ӣ ÿӃn
1000 o C Oxy hóa ѭӟt là quá trình xӱ lí nhanh, có thӇ GQJÿӇ tҥo thành oxide cәng dày
- Oxy hóa khô là quá trình oxy hóa thuҫn túy là oxy NhiӋWÿӝ trong khoҧng 1200 o C Oxide tҥo thành sӁ có chҩWOѭӧng tӕWKѫQR[\KyDѭӟt, dùng tҥo thành oxide cәng mӓng
- LҳQJÿӑng lӟp nguyên tӱ ALD (atomic layer deposition) là quá trình xӱ OtWURQJÿy lӟp hóa chҩt mӓng (vұt liӋX$ÿѭӧc tiӃp xúc vӟi bӅ mһt và kӃ ÿӃn hóa chҩt (vұt liӋu
% ÿѭӧF ÿѭD YjR ÿӇ tҥo ra lӟp mӓng cӫa lӟp mong muӕn Quá trình này kӃ ÿӃn ÿѭӧc lһp lҥi và lӟp mong muӕQÿѭӧc xây dӵng theo tӯng lӟp HiӋQQD\ÿk\OjTXi trình xӱ lí R&D nәi bұt x Quá trình khuӃch tán
Là sӵ chuyӇQÿӝng cӫa các nguyên tӱ tҥp chҩt ӣ bӅ mһt thành silicon, tӯ QѫLFyQӗng ÿӝ FDRÿӃQQѫLFyQӗQJÿӝ thҩp Quá trình khuӃFKWiQWKѭӡQJÿѭӧc thӵc hiӋn ӣ nhiӋt ÿӝ cao tӯ 800 o &ÿӃn 1400 o C x Cҩy Ion
Quá trình các tҥp chҩW ÿѭӧc gia tӕFYjWiFÿӝng vұW OêÿӇ ÿѭDYjREӅ mһt vұt muӕn cҩy Ion Quá trình cҩ\,RQÿѭӧc thӵc hiӋn ӣ nhiӋWÿӝ thҩSKѫQTXiWUuQKNKXӃch tán
Hình 1.10 Hình minh hӑa quá trình cҩy ion [18]
+ѫQQăPNӇ tӯ khi Gordon Moore dӵ ÿRiQYӅ nhӳQJFRQFKLSQKDQKKѫQYjUҿ KѫQ theo thӡi gian, các Transistors hiӋn nay ÿmÿѭӧc giҧPNtFKWKѭӟc ÿӃn mӭc gҫQQKѭFKҥm vào các giӟi hҥn vұt lý mà các nhà thiӃt kӃ không thӇ tiӃp tөc giҧm nӳa Nhӳng con chip mӟi nhҩt và nhanh nhҩt hiӋn nay không chӍ dӵa vào viӋc giҧPNtFKWKѭӟc mà còn là kӃt quҧ cӫa hàng loҥWEѭӟc xӱ lý vӅ vұt liӋXFNJQJQKѭYӅ ÿӝt phá thiӃt kӃ ThӃ QKѭQJ, chúng vүn rò rӍ rҩt nhiӅu QăQJOѭӧng và chӭa nhӳng transistor có chҩt OѭӧQJNK{QJÿӗQJÿӅXÿӃn mӭc mà chúng khó có thӇ hoҥWÿӝQJQKѭGӵ tính Do vұy, nhiӅu sáng kiӃQÿmÿѭӧFÿѭDUD ÿӇ nâng cao khҧ QăQJ hoҥWÿӝng và giҧm công suҩt tiêu thө mӝWFiFKÿiQJNӇ cho các con chip, tiêu biӇu nhҩt là phát triӇn con chíp trên mӝt chiӅu thӭ ba - chiӅu thҷQJÿӭQJĈLӅXÿyVӁ ÿѭӧc thӵc hiӋn cho riêng tӯQJWUDQVLVWRUFNJQJQKѭFKRFҧ con chip
Công nghӋ transistor mӟL Qj\WKѭӡQJÿѭӧc gӑi là FinFET, sӁ giҧi quyӃt mӝt trong nhӳng vҩQÿӅ chính khi thu nhӓ các transistor truyӅn thӕng: dòng rò (leakage current) [1] Transistor càng nhӓ thì khҧ QăQJÿLӅu tiӃt cӫa cӵc gate càng yӃXYjGzQJÿLӋn dӉ dàng rò qua kênh dүn ngay cҧ khi mà các transistor phҧi ӣ trong trҥng thái không dүQÿLӋQ,QWHOÿmWKLӃt kӃ transistor mӟi vӟi mӝt kênh dүn nhô lên khӓi bӅ mһt tҩm silicon giӕQJQKѭPӝt cái vây cá ILQYjÿLӅu khiӇn kênh dүn này bҷng mӝt cӵc gate bao phӫ 3 mһt cӫa kênh dүn thay vì chӍ mӝt mһWQKѭWURQJFiFWUDQVLVWRUWUX\Ӆn thӕng
Công nghệ bóng bán dẫn 3-D cho phép các nhà sản xuất chip tiếp tục thu nhỏ chip mà không bị rò rỉ đáng kể Trên thực tế, sức mạnh điện toán của chip Ivy Bridge được sản xuất trên nền tảng 22nm được cải thiện 37% khi kết hợp nguồn điện áp thấp và hiệu suất năng lượng trung bình so với Intel [2].
Dù Intel đã từng phát triển công nghệ 3D-YMUD trong phòng thí nghiệm, việc đưa chúng vào sản xuất là điều không hề dễ dàng theo nhận định của chuyên gia phân tích Jim McGregor từ Linley Group (Mountain View, California) Tuy nhiên, theo nhiều nguồn tin gần đây, một số nhà sản xuất đã bắt đầu sản xuất công nghệ này "Theo hiểu biết của chúng tôi, chưa có công ty nào khác có thể sản xuất 3D-YMUD" - ông McGregor cho biết.
PHY (Physical layer) là thuұt ngӳ tiêu chuҭQ ÿѭӧc sӱ sөng bӣi MIPI chӍ nhӳng con chip thӵc hiӋn giao tiӃp giӳa các Master và Slave vӟi tӕFÿӝ cao, công suҩt thҩSÿѭӧc ӭng dөng vào hiӇn thӏ hỡnh ҧQKFDPHUDô
10 Mӛi PHY sӁ bao gӗm mӝt Clock lane module, mӝt hoһc nhiӅu Data lane module Mӛi lane module sӁ gӗm mӝt hoһc nhiӅu High speed funtions, Low power funtions, control và internal logic
High speed funtions sӁ có Low-voltage swing (200mV) trong khi Low-power funtions sӁ có large swing (1.2V) High-speed funtions sӱ dөng trong high-speed data transmission Low-power function chӫ yӃu sӱ dөQJ FKtQK WURQJ ÿLӅu khiӇn và mӝt sӕ WUѭӡng hӧp khác High-speed funtions bao gӗm Differential Transmitter (HS-TX) và Differential Receiver (HS-RX)
Hình 1.13 Mô hình mô phӓng trҥng thái HS và LP [5]
Receiver_ hay czQÿѭӧc gӑi là bӝ nhұn tín hiӋXĈӇ ÿLӅu khiӇn, mҥFKÿѭӧc thiӃt kӃ vào trҥng thái High-VSHHGNKLÿѭӧc yêu cҫu LP-11, LP-01, LP-00 Sau thӡLÿLӇm này mӝt khoҧng thӡi gian gӑi là t_prepare, các tín hiӋu data tӕF ÿӝ cao sӁ ÿѭӧc chuyӇn vào Receiver Quá trình sӁ kӃt thúc nӃu nhұQÿѭӧc mӝt mã LP-QJD\VDXÿy1JRjLUDFzQPӝt sӕ mode khác ÿѭӧc sӱ dөQJQKѭ(VFDSHPRGHUHTXHVW/3-11, LP-10, LP-00, LP-01, LP-00), Turnaround request (LP-11, LP-10, LP-00, LP-10, LP-00)
Hình 1.14 Mô hình chuyӇn trҥng thái giӳa HS và LP [5]
3.3 Tәng quan vӅ ADC-based Receiver [17]
/ѭXOѭӧng IP toàn cҫu hiӋQÿDQJWăQJQKDQKGRVӵ bùng nә vӅ sӕ Oѭӧng các thiӃt bӏ ÿѭӧc kӃt nӕi tӯ ,QWHUQHWRI7KLQJV,R7ÿLӋQWRiQÿiPPk\YjPҥQJNK{QJGk\ĈLӅXQj\ÿm dүQÿӃn sӵ xuҩt hiӋn cӫa các trung tâm dӳ liӋu yêu cҫu khoҧng cách kӃt nӕi có thӇ Yѭӧt quá 1 km Cҧ quang hӑc và liên kӃWÿLӋn tӱ tӕFÿӝ FDRÿѭӧc sӱ dөng cho liên kӃt và giao tiӃp nӝi bӝ WѭѫQJ ӭng, phҧi mӣ rӝQJ ÿiQJ NӇ tӕF ÿӝ dӳ liӋu trên mӛi kênh dүQ 7X\ QKLrQ EăQJ thông hҥn chӃ do sӵ phân tán cӫa sӧi quang và các thiӃt bӏ quang hӑF QKѭ 6NLQ HIIHFWV Dielectric loss, và Reflections, gây mҩt mát và sai lӋch dӳ liӋu dүQÿӃn nhӳng vҩQÿӅ nghiêm trӑQJYjÿzLKӓi sӵ phӭc tҥp cӫa mҥch cân bҵQJÿѭӧc sӱ dөng trong các liên kӃt phҧL ÿҥt ÿѭӧc tӕFÿӝ FDRKѫQ әQÿӏQKKѫQ
Các liên kӃt nӕi tiӃp tӕFÿӝ cao sӱ dөng bӝ thu dӵa trên bӝ chuyӇQÿәLWѭѫQJWӵ sang kӻ thuұt sӕ (ADC-based Receiver) cho phép xӱ lý tín hiӋu kӻ thuұt sӕ phӭc tҥp, linh hoҥt KѫQ vӟi bӝ xӱ lý '63ÿӇ cân bҵng tín hiӋu và có thӇ dӉ dàng hӛ trӧ FiFVѫÿӗ ÿLӅu chӃ nâng cao (Hình 1.15) +ѫQQӳa, DSP cung cҩp sӵ thuұn tiӋn cho các PVTs, lӧi ích tӯ viӋc cҧi thiӋn diӋn tích và sӭc mҥnh vӟi công nghӋ mӟi và cung cҩp chuyӇn giao thiӃt kӃ dӉ dàng giӳa các nút công nghӋ NKiFQKDXYjGRÿó cҧi thiӋn thӡLJLDQÿѭDUDWKӏ WUѭӡng
Hình 1.15 Conventional Receiver (a) và ADC-based Receiver (b) [17]
Quy trình sҧn xuҩWFѫEҧn cӫa MOSFET
x Hình thành Wafer Ĉѭӧc hình thành tӯ 6LOLFRQFyÿѭӡng kính tӯ PPÿӃn 300mm, bӅ dày nhӓ KѫQPP
Hình 1.7 Hình minh hӑa mӝt Wafer thӵc tӃ [18]
;iF ÿӏnh nhӳng bӅ mһt cҫn quan tâm trên bӅ mһt wafer thông qua chҩt cҧn quang (photoresist), các phҫn không có chҩt cҧn quang sӁ bӏ ăQPzQ
Hình 1.8 Hình minh hӑa quá trình quang khҳc [18] x Tҥo well và kênh
Sӵ WKD\ ÿәi nӗQJ ÿӝ tҥp chҩW ÿӇ tҥo n-well hoһc p-ZHOO 7Kѭӡng dùng hai SKѭѫQJSKiSOjNKXӃch tán (Diffusion) hoһc cҩy ion (Implantation) x Silicon dioxide (SiO 2 )
Là quá trình mà mӝt lӟS6LOLFRQGLR[LGHÿѭӧc phӫ OrQZDIHU'QJÿӇ bҧo vӋ vұt liӋXErQGѭӟi không bӏ pha tҥp, cung cҩp lӟp cách li giӳDKDLP{LWUѭӡng
Hình 1.9 Hình minh hӑa lӟp Silicon dioxide [18]
- 2[\ KyD ѭӟt là quá trình oxy hóa có chӭD KѫL Qѭӟc NhiӋW ÿӝ WKѭӡng ӣ ÿӃn
1000 o C Oxy hóa ѭӟt là quá trình xӱ lí nhanh, có thӇ GQJÿӇ tҥo thành oxide cәng dày
- Oxy hóa khô là quá trình oxy hóa thuҫn túy là oxy NhiӋWÿӝ trong khoҧng 1200 o C Oxide tҥo thành sӁ có chҩWOѭӧng tӕWKѫQR[\KyDѭӟt, dùng tҥo thành oxide cәng mӓng
- LҳQJÿӑng lӟp nguyên tӱ ALD (atomic layer deposition) là quá trình xӱ OtWURQJÿy lӟp hóa chҩt mӓng (vұt liӋX$ÿѭӧc tiӃp xúc vӟi bӅ mһt và kӃ ÿӃn hóa chҩt (vұt liӋu
% ÿѭӧF ÿѭD YjR ÿӇ tҥo ra lӟp mӓng cӫa lӟp mong muӕn Quá trình này kӃ ÿӃn ÿѭӧc lһp lҥi và lӟp mong muӕQÿѭӧc xây dӵng theo tӯng lӟp HiӋQQD\ÿk\OjTXi trình xӱ lí R&D nәi bұt x Quá trình khuӃch tán
Là sӵ chuyӇQÿӝng cӫa các nguyên tӱ tҥp chҩt ӣ bӅ mһt thành silicon, tӯ QѫLFyQӗng ÿӝ FDRÿӃQQѫLFyQӗQJÿӝ thҩp Quá trình khuӃFKWiQWKѭӡQJÿѭӧc thӵc hiӋn ӣ nhiӋt ÿӝ cao tӯ 800 o &ÿӃn 1400 o C x Cҩy Ion
Quá trình các tҥp chҩW ÿѭӧc gia tӕFYjWiFÿӝng vұW OêÿӇ ÿѭDYjREӅ mһt vұt muӕn cҩy Ion Quá trình cҩ\,RQÿѭӧc thӵc hiӋn ӣ nhiӋWÿӝ thҩSKѫQTXiWUuQKNKXӃch tán
Hình 1.10 Hình minh hӑa quá trình cҩy ion [18]
Tӯ &026ÿӃn FinFET
Ngày nay, các bóng bán dẫn đã đạt đến giới hạn lý thuyết của Định luật Moore và không thể tiếp tục thu nhỏ nữa Tuy nhiên, chip hiện đại không chỉ tập trung vào việc thu nhỏ bóng bán dẫn mà còn là kết quả của sự đổi mới trong kiến trúc và xử lý vật lý Mặc dù vậy, các chip vẫn tiêu thụ khá nhiều năng lượng và tốc độ của chúng bị hạn chế bởi các bóng bán dẫn có kích thước nano vốn khó có thể đạt được tốc độ cao hơn Vì vậy, nhiều sáng kiến tập trung vào việc cải thiện hiệu suất và giảm mức tiêu thụ năng lượng của chip, chẳng hạn như phát triển chip 3D - một cấu trúc dọc được thiết kế riêng cho chip.
Công nghệ transistor mới nhất hiện nay là FinFET, được xem là giải pháp quan trọng để thu nhỏ kích thước transistor truyền thống Khi transistor càng nhỏ, thì khả năng rò rỉ của các cổng điều khiển càng dễ xảy ra qua kênh dẫn ngay cả khi transistor phải ở trong trạng thái không dẫn Vì vậy, mỗi transistor được chế tạo với một kênh dẫn nhô lên, tạo thành một lớp silicon mỏng như thành vây cá Việc điều khiển kênh dẫn này bằng một cổng bao phủ 3 mặt của kênh dẫn thay vì chỉ phủ một mặt như transistor truyền thống.
9 Công nghӋ transistor 3-D này cho phép các nhà sҧn xuҩt chíp tiӃp tөc thu nhӓ các WUDQVLVWRUÿӇ WăQJWӕFÿӝ mà không bӏ rò rӍ QăQJOѭӧng Trong thӵc tӃ,QWHOѭӟFOѭӧng rҵng các chíp Ivy Bridge sҧn xuҩt trên nӅn tҧng 22nm sӁ QKDQKKѫQNKRҧng 37% khi hoҥWÿӝng ӣ mӭFÿLӋn áp thҩp và tiêu thө QăQJOѭӧQJtWKѫQPӝt nӱa so vӟLFKtSQPFNJQJFӫa Intel [2]
Sự ra đời của công nghệ 3-nm của Intel đã gây bất ngờ lớn, mặc dù quá trình thúc đẩy sản xuất công nghệ này từ phòng thí nghiệm sang sản xuất là điều không hề dễ dàng, theo ông Linley Gwennap, nhà phân tích cấp cao của Linley Group (Mountain View, California) Vào thời điểm những tin đồn về tiến bộ 3-nm xuất hiện, các nhà sản xuất chip đang nghiên cứu công nghệ 5/4-nm, và "theo như chúng tôi được biết, không có công ty nào khác ngoài Intel có kế hoạch sản xuất vi mạch 3-nm".
Tәng quan vӅ PHY
PHY (Physical layer) là thuұt ngӳ tiêu chuҭQ ÿѭӧc sӱ sөng bӣi MIPI chӍ nhӳng con chip thӵc hiӋn giao tiӃp giӳa các Master và Slave vӟi tӕFÿӝ cao, công suҩt thҩSÿѭӧc ӭng dөng vào hiӇn thӏ hỡnh ҧQKFDPHUDô
10 Mӛi PHY sӁ bao gӗm mӝt Clock lane module, mӝt hoһc nhiӅu Data lane module Mӛi lane module sӁ gӗm mӝt hoһc nhiӅu High speed funtions, Low power funtions, control và internal logic
High speed funtions sӁ có Low-voltage swing (200mV) trong khi Low-power funtions sӁ có large swing (1.2V) High-speed funtions sӱ dөng trong high-speed data transmission Low-power function chӫ yӃu sӱ dөQJ FKtQK WURQJ ÿLӅu khiӇn và mӝt sӕ WUѭӡng hӧp khác High-speed funtions bao gӗm Differential Transmitter (HS-TX) và Differential Receiver (HS-RX)
Hình 1.13 Mô hình mô phӓng trҥng thái HS và LP [5]
Receiver_ hay czQÿѭӧc gӑi là bӝ nhұn tín hiӋXĈӇ ÿLӅu khiӇn, mҥFKÿѭӧc thiӃt kӃ vào trҥng thái High-VSHHGNKLÿѭӧc yêu cҫu LP-11, LP-01, LP-00 Sau thӡLÿLӇm này mӝt khoҧng thӡi gian gӑi là t_prepare, các tín hiӋu data tӕF ÿӝ cao sӁ ÿѭӧc chuyӇn vào Receiver Quá trình sӁ kӃt thúc nӃu nhұQÿѭӧc mӝt mã LP-QJD\VDXÿy1JRjLUDFzQPӝt sӕ mode khác ÿѭӧc sӱ dөQJQKѭ(VFDSHPRGHUHTXHVW/3-11, LP-10, LP-00, LP-01, LP-00), Turnaround request (LP-11, LP-10, LP-00, LP-10, LP-00)
Hình 1.14 Mô hình chuyӇn trҥng thái giӳa HS và LP [5]
3.3 Tәng quan vӅ ADC-based Receiver [17]
/ѭXOѭӧng IP toàn cҫu hiӋQÿDQJWăQJQKDQKGRVӵ bùng nә vӅ sӕ Oѭӧng các thiӃt bӏ ÿѭӧc kӃt nӕi tӯ ,QWHUQHWRI7KLQJV,R7ÿLӋQWRiQÿiPPk\YjPҥQJNK{QJGk\ĈLӅXQj\ÿm dүQÿӃn sӵ xuҩt hiӋn cӫa các trung tâm dӳ liӋu yêu cҫu khoҧng cách kӃt nӕi có thӇ Yѭӧt quá 1 km Cҧ quang hӑc và liên kӃWÿLӋn tӱ tӕFÿӝ FDRÿѭӧc sӱ dөng cho liên kӃt và giao tiӃp nӝi bӝ WѭѫQJ ӭng, phҧi mӣ rӝQJ ÿiQJ NӇ tӕF ÿӝ dӳ liӋu trên mӛi kênh dүQ 7X\ QKLrQ EăQJ thông hҥn chӃ do sӵ phân tán cӫa sӧi quang và các thiӃt bӏ quang hӑF QKѭ 6NLQ HIIHFWV Dielectric loss, và Reflections, gây mҩt mát và sai lӋch dӳ liӋu dүQÿӃn nhӳng vҩQÿӅ nghiêm trӑQJYjÿzLKӓi sӵ phӭc tҥp cӫa mҥch cân bҵQJÿѭӧc sӱ dөng trong các liên kӃt phҧL ÿҥt ÿѭӧc tӕFÿӝ FDRKѫQ әQÿӏQKKѫQ
Các liên kӃt nӕi tiӃp tӕFÿӝ cao sӱ dөng bӝ thu dӵa trên bӝ chuyӇQÿәLWѭѫQJWӵ sang kӻ thuұt sӕ (ADC-based Receiver) cho phép xӱ lý tín hiӋu kӻ thuұt sӕ phӭc tҥp, linh hoҥt KѫQ vӟi bӝ xӱ lý '63ÿӇ cân bҵng tín hiӋu và có thӇ dӉ dàng hӛ trӧ FiFVѫÿӗ ÿLӅu chӃ nâng cao (Hình 1.15) +ѫQQӳa, DSP cung cҩp sӵ thuұn tiӋn cho các PVTs, lӧi ích tӯ viӋc cҧi thiӋn diӋn tích và sӭc mҥnh vӟi công nghӋ mӟi và cung cҩp chuyӇn giao thiӃt kӃ dӉ dàng giӳa các nút công nghӋ NKiFQKDXYjGRÿó cҧi thiӋn thӡLJLDQÿѭDUDWKӏ WUѭӡng
Hình 1.15 Conventional Receiver (a) và ADC-based Receiver (b) [17]
12 7X\QKLrQNKLÿҥWÿѭӧc dӳ liӋu trên mӛLNrQKWăQJOrQF{QJVXҩWWLrXWiQFNJQJOjUҩt quan trӑng do sӕ Oѭӧng lӟQÿLӋQQăQJWLrXWKө cӫa các ADC là không nhӓĈLӅXQj\WK~Fÿҭy nghiên cӭu vӅ các kӻ thuұWÿӇ cҧi thiӋn hiӋu quҧ QăQJOѭӧng ADC và các cách tiӃp cұn mӟi ÿӇ giҧPÿӝ phӭc tҥp cӫa DSP và mӭc tiêu thө ÿLӋQQăQJ
Khi dữ liệu được truyền từ máy phát Transmitter đến máy thu Receiver, tín hiệu sẽ bị suy hao do khoảng cách truyền thông qua đường truyền sóng Transmission line Tùy thuộc vào chiều dài của đường truyền, cần thiết kế đường truyền sao cho các bit dữ liệu có thể khôi phục chính xác nhất.
Hình 1.16 0{KuQKÿѭӡng dây truyӅn sóng
Tín hiӋXVDXNKLÿLTXDÿRҥn dây truyӅn sóng sӁ bӏ suy hao bӣLFKtQKÿRҥQGk\ÿy7\ theo công nghӋ thiӃt kӃÿӝ suy hao sӁ giҧm dҫn Ví dө, standard transmission model sӁ bӏ suy hao 12-G%ÿӕi vӟi process 28nm, 9-G%ÿӕi vӟi process 16 nmô
Mô hình đầu tiên được đề xuất là cân bằng tuyến tính theo thời gian liên tục (CTLE) Mô hình này được biểu diễn bằng phương trình
Hình 1.18 Mô hình bù suy hao thӵc tӃ
Chuỗi bit giả ngẫu nhiên (PRBS) là một dãy ký tự nhị phân được tạo ra bằng thuật toán, có tính ngẫu nhiên cao và khó lặp lại chính xác Mỗi PRBS có một chu kỳ duy nhất, không lặp lại với chính nó Ví dụ, PRBS3 được tạo thành từ đa thức x3 + x2 + 1, khi phân tích thành các bit riêng lẻ thì các bit này không lặp lại nhau.
Trong luұQYăQOҫn này, PRBS9 sӁ ÿѭӧc sӱ dөQJÿӇ ÿҧm bҧo data chính xác PRBS9 ÿѭӧc tҥo tӯ hàm x 9 +x 5 +1
Các thông sӕ FѫEҧn cӫa mӝt thiӃt kӃ &7/(FRQWLQXRXVWLPHOLQHDUHTXDOL]DWLRQÿѭӧc miêu tҧ qua bҧng và hình sau:
EQ_peaking_gain Ĉӝ lӧi cao nhҩt cӫa CTLE dB
EQ_gain_3p6 Ĉӝ lӧi tҥi tҫn sӕ 3.6Ghz cӫa CTLE dB
EQ_gain_dc Ĉӝ lӧi tҥi tҫn sӕ 1hz cӫa CTLE dB
EQ_level Ĉӝ chêch giӳa EQ_gain_3p6 và EQ_gain_dc dB
EQ_peaking_fre Tҫn sӕ hoҥWÿӝng cao nhҩt cӫa CTLE Hz
EQ_zero_fre Tҫn sӕ Jm\ÿҫu tiên f0 cӫa CTLE Hz
Vcm Input/output common mode voltage V
Bҧng 1 Bҧng chú thích các thông sӕ CTLE
Hình 1.19 Mô hình CTLE OêWѭӣng
3.5.3 Các thông sӕ EYE Diagram ĈӇ ÿiQKJLiFKҩWOѭӧng cӫa nhiӅu hӋ thӕng sӱ dөng tӕFÿӝ FDRÿӇ truyӅn tҧi data, Eye GLDJUDPÿѭӧc xem là biӇXÿӗ ÿiQJWLQQKҩt cӫa hӋ thӕQJÿy(\HGLDJUDPOjELӇXÿӗ hiӇn thӏ nhӳng Unit interval (UI) (hình 1.20)
Trong Eye diagram, height eye và jitter là hai thông sӕ cҫQÿѭӧc thiӃt kӃ Ví dө: Mӝt hӋ thӕng có tҫn sӕ clk là 2.5G thì có UI = 1/(2.5G*2) = 200ps ThiӃt kӃ phҧLÿҥWÿѭӧc height eye FDRFNJQJQKѭMLWWHUQKӓ
Hình 1.20 Mô hình EYE Diagram
3.6.1 Giӟi thiӋu vӅ ADC x ADC (Analog to Digital Converter) là bӝ biӃQÿәi tín hiӋXWѭѫQJWӵ liên tөc vӅ ELrQÿӝ và thӡi gian thành tín hiӋu sӕ rӡi rҥt vӅ ELrQÿӝ lүn thӡi gian và có tӍ lӋ vӟi tín hiӋXWѭѫQJWӵ ÿҫu vào x Nguyên tҳc hoҥWÿӝng
Hình 1.21 6ѫÿӗ quá trình chuyӇQÿәi ADC [20]
- Tín hiӋXWѭѫQJWӵ ÿѭӧFÿѭDTXDbӝ lҩy mүu sӁ ÿѭӧc rӡi rҥc hóa vӅ thӡi gian
- 6DXÿyWtQKLӋu sӁ ÿѭӧFÿѭDTXDEӝ Oѭӧng tӱ TҥLÿk\WtQKLӋu tiӃp tөc rӡi rҥc hóa vӅ ELrQÿӝ
- Sau cùng là bӝ mã hóa, tín hiӋu rӡi rҥc vӅ cҧ ELrQÿӝ và thӡi gian sӁ ÿѭӧc chuyӇn thành các dãy mã theo yêu cҫu
- Tín hiӋXÿҫu vào V in ÿѭӧc chuyӇn thành giá trӏ N bit thông qua công thӭc
7URQJÿy V ref là giá trӏ ÿLӋn áp tham chiӃu
D i là tín hiӋXELWÿҫu ra
Q e là sai sӕ Oѭӧng tӱ x Ӭng dөng: ADC là mӝt phҫn tӱ cӫa các thiӃt bӏ NƭWKXұt sӕ FyQJ}YjRWѭѫQJ tӵ$'&FNJQJWKѭӡQJÿѭӧc tích hӧp vӟi cҧm biӃQYjÿһt tҥLÿҫXWKXÿӇ truyӅn dӳ liӋu dҥng sӕ vӅ khӕi xӱ Oê $'& ÿѭӧc sӱ dөng trong biӃQ ÿәi tín hiӋu vLGHRUDGDUkPWKDQKÿROѭӡQJô
3.6.2 Phân loҥi ADC o Flash ADC
Bài hát có thể có cao độ Trong một noot Flash N bit sẽ có N-1 bậc so sánh tín hiệu liên tiếp vào von áp tham chiếu Kết quả đưa ra bậc so sánh tín hiệu liên tục này được biểu diễn thành dạng phân số nhị phân.
Do các bӝ so sánh hoҥWÿӝQJÿӗng thӡi nên tӕFÿӝ cӫa Flash ADC cao Tuy nhiên, khi WăQJVӕ ELWFNJQJÿӗQJQJKƭDYӟi viӋFWăQJVӕ bӝ so sánh dүQÿӃn viӋFWăQJF{QJVXҩt tiêu thө và diӋn tích ADC x Successive Approximation register ADC (SAR ADC)
NGUYÊN LÝ THIӂT Kӂ RECEIVER
Input signal
Mӝt mã ngүu nhiên tín hiӋXÿѭӧc cҩSYjRÿҫu vào cӫDÿѭӡng dây truyӅn sóng Mүu data ngүu nhiên này bao gӗm 2 9 - ELWWѭѫQJÿѭѫQJbits high speed data NӃu mӛi
UI là 200ps, ta cҫQQVÿӇ ÿҧm bҧRÿҫu ra sӁ có ÿӫ tҩt cҧ data cӫa PRBS9 Tҩt cҧ các data này sӁ suy hao theo các tҫn sӕ khác nhau và mӭFÿӝ VX\KDRFNJQJW\WKXӝFYjRÿӝ dài cӫDÿѭӡng dây
Hình 2.2 0{KuQKVX\KDRWUrQÿѭӡng dây truyӅn sóng [11]
MIPI D-PHY version 2.1 thiӃt kӃ con chip chҥy vӟi tӕFÿӝ 4.5 Gbps vӟi suy hao tҥi
1.25 Ghz là 3.25dB, suy hao tҥi 5Ghz là 11.1 dB ThiӃt kӃ ÿҫu ra phҧLÿҥWÿѭӧc 10% error
Termination block (HSRX_Term)
Termination block thӵc chҩt giӕQJQKѭPӝWFiLNKyDÿӇ ÿyQJPӣÿLӅu khiӇn truyӅn nhұn data cӫD 5HFHLYHU Yj ÿѭӧc bҧo vӋ bӣi mӝt ESD ESD là viӃt tҳt cӫa Electrostatic VHQVLWLYHGHYLFHVQJKƭDOjVӵ SKyQJWƭQKÿLӋQOjGzQJÿLӋQÿӝt ngӝt giӳa hai vұWWtFKÿLӋn khác nhau gây ra bӣi sӵ tiӃp xúc, sӵ cӕ chұSÿLӋn hoһc sӵ cӕ ÿLӋn môi
Các thiết bị công nghệ thông tin hiện đại đã mang đến nhiều cơ hội và tiện ích cho con người, nhưng cũng đặt ra những thách thức về bảo mật hệ thống thông tin Những rủi ro bảo mật có thể gây ra thiệt hại đáng kể về tài chính, danh tiếng hoặc thậm chí là phá hủy hoàn toàn hệ thống Việc bảo vệ hệ thống thông tin có ý nghĩa rất quan trọng trong thời đại số ngày nay.
Mӝt sӕ tác hҥLFѫEҧn trong công nghiӋp là:
Gây ra hӓng hóc thiӃt bӏWKѭӡng xҧy ra vҩQÿӅ trөc trһc, suy giҧm chҩWOѭӧng cӫa các thiӃt bӏ ÿLӋn tӱ, bҧn mҥch linh kiӋQÿLӋn tӱ, thұm chí gây ra thiӋt hҥi cҧ thiӃt bӏ sҧn phҭm hoàn chӍnh, dүn tӟi thiӃt bӏ không hoҥWÿӝQJÿѭӧc, hoһc gһp nhiӅu lӛi không khҳc phөFÿѭӧc Ĉk\OjQKӳng thiӋt hҥLWK{QJTXDGzQJÿLӋQWK{QJTXDVyQJÿLӋn tӯ WUѭӡQJWURQJP{LWUѭӡng làm viӋc
ESD gây ra bӣi sӵ bám K~WFiFWƭQKÿLӋn trên bӅ mһt sҧn phҭPÿLӅu này dүn tӟi sӵ hút bám các hҥt bөi siêu nhӓ trong không khí lên bӅ mһt sҧn phҭm, nhӳng hҥt bөi này gây ra tình trҥQJKѭKӓng cho cҧ mӝt bҧn mҥFK+ѫQQӳa nó còn gây ra nhӳng ҧQKKѭӣng không hӅ nhӓ trong quá trình sҧn xuҩt, trong các dây chuyӅn sҧn xuҩt mà ӣ ÿyFҫQÿҧm bҧo không có bөi VLQKUDQKѭLQҩn, lҳSUiSÿLӋn tӱ, lҳp ráp quang hӑc, trong ngành thӵc phҭPGѭӧc phҭm, WURQJQJjQKVѫQSKӫ, bán dүn,
Hình 2.3 Mô hình ESD chӕQJWƭQKÿLӋn [16]
Protect block (HSRX_diffbuff)
Trong các thiӃt kӃ WKѭӡng có các loҥLGHYLFHVÿҧm nhұn cho nhiӅu tác dөng khác nhau cӫDQyQKѭ,2GHYLFHVYj&RUHGHYLFHV&iF,2GHYLFHVOjQKӳng transistor chҥ\ÿѭӧc vӟi các nguӗn lӟQQKѭ999ôGQJÿӇ liờn kӃt cỏc thiӃt bӏ cụng suҩt thҩSQKѭQJKҥn chӃ vӅ tӕFÿӝ Trong khi các Core devices thì sӱ dөng các mӭFÿLӋn áp thҩSKѫQWKѭӡng nhӓ KѫQ9FNJQJQKѭQKDQKKѫQGRÿѭӧc thiӃt kӃ vӟi Vth nhӓ KѫQ0ӝt sӕ loҥi Core devices QKѭ /97 low Vth), RVT, ULVT (ultra low Vth), SULVT (super ultra low Vth), NVT (negative Vth), ô ĈӇ ÿҥWÿѭӧc tӕFÿӝ cao, trong luұQYăQQj\/97GHYLFHVÿѭӧc sӱ dөQJ1KѭQJKҥn chӃ cӫDQyOjOjPVDRÿӇ bҧo vӋ ÿѭӧc LVT device khi Receiver chuyӇn tӯ trҥng thái HS mode sang LP mode Ӣ trҥQJWKiLQj\ÿLӋQiSÿѭӧc switch tӯ 9OrQ9OjPQJѭӥng chӏXÿӵng cӫD/97GHYLFHVYѭӧt quá giӟi hҥQĈLӅXÿyVӁ làm thiӃt bӏ bӏ KѭKӓng
Hình 2.4 Mô hình chuyӇn trҥng thái giӳa HS sang LP thӵc tӃ [5] éWѭӣng ӣ ÿk\Ojÿһt mӝt tҫQJ,2GHYLFHVWUѭӟc tҫQJ+LJKVSHHG&7/(ÿӇ bҧo vӋ LVT devices IO devices sӁ không bӏ hӓng khi Receiver chuyӇn trҥng thái tӯ High speed sang Low power Tҫng Protect block cҫn mӝWEăQJWK{QJUӝQJÿӇ tín hiӋXVDXNKLÿLTXDNK{QJWKD\ÿәi quá nhiӅu, chính ví thӃ mӝt opamp vӟi tҧi là Resistor ÿѭӧFѭXWLrQ sӱ dөng
Hình 2.5 Mô hình mҥch opamp tӕFÿӝ cao [16]
ThiӃt kӃ bҳt buӝc sӱ dөQJSPRVYuGDWDÿѭӧc truyӅn tҥi mӭc Common mode voltage thҩp.
Continuous time linear equalization block (HSRX_CTLE)
MөFÿtFKFKtQKFӫa HSRX_CTLE là bù lҥi phҫQVX\KDRWUrQÿѭӡng dây tҥi các tҫn sӕ cҫn thiӃt kӃ Các thiӃt kӃ Bӝ EVX\KDRÿmÿѭӧc thӵc hiӋn song vүn còn hҥn chӃ Chúng ta Km\ÿLӇm qua hai thiӃt kӃ NLQKÿLӇn nhҩt:
Hình 2.6 Mô hình bӝ Eÿӝ lӧi cӫa Hanumolu [15]
ThiӃt kӃ cӫa HanumROXNKiÿѫQJLҧn, dӉ hiӇu, dӉ thiӃt kӃ song thiӃt kӃ này bӏ hҥn chӃ bӣLÿӝ lӧi cӫa nó ThiӃt kӃ NK{QJFyÿӝ lӧi lҥi tҫn sӕ 1\TXLVW3KѭѫQJWUuQKĈk\OjÿLӅu bҩt lӧi khi cҫQWKrPÿӝ lӧLÿӇ mӣ rӝng chiӅu cao cӫa EYE diagam
Mӝt thiӃt kӃ PDQJWtQKÿӝt phá cӫD5HFHLYHU*RQGLÿӅ xuҩt mӝt thiӃt kӃ ÿҥWÿѭӧc tӕc ÿӝ cao, dӉ matching, dӉ ÿLӅu khiӇQYjÿһc biӋt cung cҩp Gain tҥi tҫn sӕ Nyquist
Hình 2.7 Mô hình bӝ Eÿӝ lӧi cӫa Gondi [15]
7KHRSKѭѫQJWUuQKWDWKҩ\ÿѭӧFÿӝ lӧi có thӇ ÿLӅu khiӇn bӣi g m và R D 1KѭQJOҥi bӏ hҥn chӃ bӣLSKѭѫQJWUuQKEӣi vì: x 7ăQJJm ÿӗQJQJKƭDYӟi viӋFWăQJGzQJKRһFWăQJNtFKWKѭӟFWUDQVLVWRU7ăQJGzQJ WKu WăQJF{QJVXҩWWURQJNKL WăQJNtFKWKѭӟc thì lҥLWăQJRXWSXW FDSOjPJLӟi hҥn EăQJWK{QJ x 7ăQJ5D sӁ WăQJJDLQQKѭQJOҥi bӏ giӟi hҥQEăQJWK{QJ
Chính vì vұy, trong nhiӅu thiӃt kӃ, nhұn thҩ\ÿѭӧc sӵ giӟi hҥn cӫDEăQJWK{QJFNJQJ QKѭÿӝ lӧLÿһc biӋt là tҥLFRUQHU66QѫLPjFiFUHVLVWRUWUӣ nên lӟn lҥi càng khiӃn tӕFÿӝ châm KѫQ
ThiӃt kӃ ÿӅ xuҩt (Proposed CTLE design):
Proposed CTLE là folded cascode CTLE, là thiӃt kӃ WăQJÿӝ lӧi dӵa trên lý thuyӃt foled cascode opamp
Hình 2.8 Mô hình bӝ Eÿӝ lӧLÿӅ xuҩt
30 Folded cascode CTLE cung cҩp cho mӝt high gain do sӱ dөng hai tҫQJWăQJÿӝ lӧi ThiӃt kӃ có output cap nhӓ KѫQGRVӱ dөQJ/97GHYLFHVÿӗQJQJKƭDYӟi viӋFFyEăQJWK{QJ rӝQJKѫQ%ҵng viӋc mҳc cross-coupled M3 và M 4 , tӕFÿӝ cӫa mҥFKFNJQJWăQJOrQÿiQJNӇ
%rQFDQKÿyYLӋc sӱ dөng hai nguӗQGzQJÿӇ thiӃt kӃ là mӝWÿLӇm cӝng, giúp ta dӉ dàng thiӃt kӃ KѫQGRFyQKLӅu lӵa chӑQKѫQ
Ngoài ra, thiӃt kӃ sӱ dөng Rs tҥRWKjQKFiFIXVHÿӇ ÿLӅu chӍnh các mӭc EQ_Level phù hӧp vӟi tӯng corner R D ÿѭӧc sӱ dөng mҧQJÿLӋn trӣ ELQDU\ÿӇ dӉ dàng hӫ\ÿLӋn áp offset cӫa mҥch Offset càng nhӓ thì mҥch sӁ càng tӕt
Vӟi viӋc sӱ dөng folded cascode CTLE, mӭFÿLӋn áp Vcm sӁ WKD\ÿәi qua tӯng tҫng QKѭVDX
Hình 2.9 0{KuQKÿLӋn áp chung theo lý thuyӃt
Gain buffer block (HSRX_singbuff)
Vӟi viӋc dӏch chuyӇn Common mode voltage lên mӭc cao, HSRX_singbuff phҧi sӱ dөng nmos làm Diff-pair ThiӃt kӃ phҧLÿҥWÿѭӧFÿӝ lӧi cao (lӟQKѫQG%ÿӇ có thӇ khuӃFKÿҥi data lên tӟi VDDL The two-stage opamp vӟi ngõ ra single-ended là phù hӧp vӟi thiӃt kӃ cҫn Fyÿӝ lӧi cao
Hình 2.10 Mô hình mҥFKWăQJÿӝ lӧi theo cҩu trúc single-ended [16]
31 3KѭѫQJWUuQKÿӝ lӧi tuân theo hàm:
ViӋc thiӃt kӃ phҧLÿҧm bҧRNtFKWKѭӟc cӫa M1 và M2 là tӕi thiӇXÿӇ không ҧQKKѭӣng tӟLEăQJWK{QJFӫa CTLE.
Cross-coupled block (HSRX_crosscoupled)
Sau khi tín hiӋXGDWDÿѭӧc khuӃFKÿҥLOrQÿLӋn áp VDDL, do mӛi HSRX_singbuff chӍ cover mӝt outp hoһc outn nên tín hiӋu sӁ bӏ lӋFKÿӕi xӭQJQKDX+65;BFURVVFRXSOHGÿѭӧc thiӃt kӃ ÿӇ cân bҵng lҥLÿӝ lӋch giӳDRXWSYjRXWQÿy
Hình 2.11 Mô hình mҥch cân bҵng tín hiӋu
Càng sӱ dөng nhiӅu tҫng cross-coupled thì càng dӉ FRYHUMLWWHUQKѭQJOҥi càng tiêu tӕn công suҩt
NGUYÊN LÝ THIӂT Kӂ ADC
Nguyên tҳc hoҥWÿӝng
Ĉһc tҧ Giá trӏ Ĉӝ phân giҧi 10 bits
ThiӃt kӃ Single ended/ Fully differential
LuұQYăQWKӵc hiӋn Sample rate 32
M Mhz! Mhz ÿӇ NKLÿѭDYӅ 2MHz thì mҥch sӁ hoҥWÿӝng tӕWKѫQ
Nguyên t ̷ c ho ̩Wÿ͡ ng c ͯ a SAR ADC:
- Giá trӏ ORJLFÿѭӧFÿѭDYjRWKDQKJKLGӏch Bit MSB bҵng 1, các biӃt còn lҥi bҵng 0 Bit 1 sӁ ÿѭӧc dӏch sang phҧi sau mӛLEѭӟc chuyӇQÿәi
- %LWPmÿҫu ra ӣ vӏ trí N-06%ÿѭӧFÿһt giá trӏ EDQÿҫu bҵng 1, các bit còn lҥi bҵng 0
- 'Rÿҫu ra khӕL6$5ÿLӅu khiӇn DAC vӟi giá trӏ QrQÿҫu ra cӫa DAC có giá trӏ bҵng
- ĈLӋQiSÿҫu vào V in ÿѭӧc so sánh vӟi
V !V WKuÿҫu ra bӝ so sánh mang giá trӏ 0 và thiӃt lұp lҥLPmÿҫXUD1Jѭӧc lҥi
V V WKuÿҫu ra bӝ so sánh là
1 và giӳ QJX\rQPmÿҫu ra là 1
- Thanh ghi dӏch dӏch bit 1 sang bit tiӃS WKHR Pm ÿҫu ra ӣ vӏ trí N-1 sӁ ÿѭӧc giӳ nguyên theo lҫn chuyӇQÿәLWUѭӟc và mã kӃ tiӃp N-2 sӁ ÿѭӧFVHWOrQ/~FQj\ÿҫu ra cӫa DAC sӁ ÿѭӧc cӝng thêm
V REF vӟi giá trӏ WUѭӟFÿy
- V in tiӃp tөFÿѭӧc so sánh vӟLÿҫXUD'$&4XiWUuQKQj\WѭѫQJWӵ QKѭӣ bit MSB
- TiӃp tөc thӵc hiӋQFiFEѭӟFWUrQÿӃQNKLÿҫu ra DAC có giá trӏ gҫn nhҩt vӟi V in
Sample and hold
+ Mҥch Sample and hold thӵc hiӋn quá trình rӡi rҥc hóa tín hiӋu liên tөc theo thӡi gian, giá trӏ tӭc thӡi tҥi mӛi thӡLÿLӇPÿѭӧFOѭXJLӳ trong mӝt thӡi gian ngҳQÿӫ ÿӇ ta có thӇ ÿRÿѭӧc giá trӏ ÿy
Hình 3.2 Dҥng sóng khi qua bӝ Sample and hold [20]
+ Khoҧng thӡi gian mà mҥch lҩy mүu và giӳ tҥo ra dҥng tín hiӋXÿҫXYjRÿѭӧc gӑi là thӡi gian lҩy mүu Thӡi gian lҩy mүXWKѭӡng tӯ VÿӃn 14 às trong khi thӡi gian giӳ có thӇ giҧ ÿӏnh bҩt kǤ giá trӏ nào theo yêu cҫu trong ӭng dөng
Hình 3.3 6ѫÿӗNKӕLFӫDPҥFK6DPSOHDQGKROG [20]
+ Nguyên lý hoҥWÿӝng:
Khi khóa JFET ON, tө &ÿѭӧc nҥp qua mҥch khuӃFKÿҥi A1ĈLӋn áp trên tө uc
QKDQKFKyQJÿҥt giá trӏ tӭc thӡi vin(t) tҥi thӡLÿLӇm lҩy mүu t dүQÿӃQÿLӋn áp ra v0 luôn bám sát v in (t)
35 Khi khóa JFET OFF, tө giӳ giá trӏ lҩy mүu cӫa vin(t) Các tө ÿLӋQÿӅu có dòng rò i F GRÿyWURQJWKӡi gian khóa οt cӫD-)(7ÿLӋn áp trên tө vүn giҧm mӝWOѭӧng
+ Các mҥch S/H khác: o Mҥch Differential S/H:
=> Vsample = Vinp - Vinn o Mҥch clock bootstrap:
Vӟi SAR ADC 10 bit cҫn có 12 lҫn chuyӇQÿәLÿӇ ÿҥWÿѭӧc mӭFÿLӋQiSWѭѫQJӭng ệ
M °° ®° °¯ ệ Vұy cӭ sau 375ns ta sӁ ÿѭӧc 1 mӭFÿLӋQiSWѭѫQJӭng.
Comparator
%ӝVRViQKOjPӝWPҥFKVRViQKPӝWWtQKLӋXWѭѫQJWӵYӟLWtQKLӋXDQDlog khác KRһFÿLӋQiSWKDPFKLӃXYj[XҩWUDWtQKLӋXQKӏSKkQGӵDWUrQVRViQK%ӝVRViQKYӅ FѫEҧQOjPӝWEӝ$'&-bit
+ 2XWSXWFӫDEӝVRViQKOjPmQKӏSKkQYӟLPӭFOj9OH PӭFFDRYj9OL PӭF WKҩS
- KLӣWUҥQJWKiLOêWѭӣQJ90 ÿѭӧF[iFÿӏQKQKѭVDX
Hình 3.8 ĈѭӡQJFKX\ӇQÿәLOêWѭӣQJFӫDEӝVRViQK>@
- 7KӵFWӃEӝVRViQKNK{QJWKӇÿҥWÿѭӧFÿӝOӧLY{KҥQGRÿy90 ÿѭӧF[iFÿӏnh:
OH in in IH v in in IL in in IH
Hình 3.9 Ĉѭӡng chuyӇQÿәi thӵc tӃ cӫa bӝ so sánh [20]
,QSXWRIIVHWYROWDJHÿLӋn áp vào cҫn thiӃWÿӇ ÿLӋn áp ra bҵng ೀಹ ଶ ା ೀಽ KLÿy90 ÿѭӧF[iFÿӏQK
OH in in IH v in in v OS IL in in IH
Hình 3.10 ĈѭӡQJFKX\ӇQÿәL WKӵFWӃFӫDEӝVRViQKYӟL9RV>@
1KLӉXQRLVHGүQÿӃQVӵNK{QJFKҳFFKҳQWURQJYQJFKX\ӇQWLӃSÿѭӧFJk\UDEӣL MLWWHUKD\QKLӉXSKD
Hình 3.11 1KLӉXWUrQEӝVRViQK>@ ĈiSӭng tҫn sӕ (Frequency Response):
W c = tҫn sӕ -3dB cӫa bӝ so sánh ĈiSӭQJEѭӟc (Step Response):
+ Thӡi gian trӉ lan truyӅn (Propagation Time Delay):
39 -;iFÿӏnh tӍ sӕ min in in k v v => 2 ln 2 1 p c t k
Hình 3.12 6ѫÿӗPҥFKFӫDNKӕLVRViQKNLӇXÿӝQJOұW
=> bӝ comparator cҫQFyEăQJWK{QJ!0K]7K{QJWKѭӡng ta cҫn BW lӟn
Vӟi 2 thông sӕ trên, vӟi kiӃQWU~FWK{QJWKѭӡng cӫDFRPSDUDWRUNKiNKyÿӇ ÿҥWÿѭӧc tӕFÿӝ cao lүn BW cao
'RÿyWKLӃt kӃ ӣ ÿk\Vӱ dөng dynamic latch comparator KiӃn trúc này bào gӗm: tҫng tiӅn khuӃFKÿҥi, tҫng chӕt tái sinh và mҥch SR latch
Hình 3.13 Cҩu trúc dynamic latch comparator [22] a) Cҩu trúc 1 tҫng tiӅn khuӃFKÿҥi:
Mҥch tiӅn khuӃFKÿҥi có cҩu tҥRFѫEҧn là mҥch khuӃFKÿҥi vi sai, có tác dөng khuӃFKÿҥi tín hiӋu nhӓ QJ}YjRÿӫ lӟn Ngoài ra, kiӃn trúc mҥch so
40 sánh dùng kiӃn trúc chӕWFyѭXÿLӇm là tӕFÿӝ cao do dùng xung clock trong tҫng chӕt tái sinh và do hoҥWÿӝng cӫa tҫng tiӅn khuӃFKÿҥi
Tín hiӋu sӁ ÿѭӧc khuӃFKÿҥLÿӇ tҫng chӕt tái sinh có thӇ VRViQKÿѭӧFÿLӋn áp này nhӓ KѫQ9GG
Hình 3.14 Cҩu trúc cӫa 1 tҫng preamplifier [22] b) Regenerative latch:
Khóa tái sinh Munch cung cấp logic mạch trực giao, trong đó đầu ra Q phân biệt giữa tín hiệu logic cao và thấp (mV) Khóa này sử dụng đầu ra bổ sung để thiết lập cấu hình hở hoặc chập mạch, cho phép triển khai các thiết kế logic cạnh xuống với độ tin cậy cao.
Hình 3.16 Tҫng chӕt tái sinh sӱ dөng Lewis-Gray comparator [22]
Nguyên lý hoҥWÿӝng:
+ ThiӃt kӃ ÿӅ xuҩt gӗm M0, M3, M5, 0Ojÿҫu vào input, có cҩu hình mҥch chӕt là M1, M8, M9, M10, M11, M12, M13, M14, M15 Khi bӝ so sánh OFF, tӭc là VLATCH=0, M12 OFF, M1, M8, M19, M15 ON làm cho n1, n2 nӕi vӟi VDD nên Vout=VDD Khi bӝ so sánh bҳWÿҫu hoҥWÿӝng, VLTACH =1, M1, M8, M19, M15 OFF, M12 ON cho phép tiӃQKjQK[iFÿӏnh sai lӋch cӫDÿLӋn iSÿҫu vào M3, 0ÿѭӧFWKrPYjRÿӇ FKRÿӇ tҥo ra phҧn hӗi tích cӵc cho phép chuyӇQÿәLQKDQKKѫQӣ ÿҫu ra
+ Công thӭc Lewis-Gray comparator [29]: 3,7 0,5 0,3
42 KL9LQQ!9LQSÿLӋn áp Vd0 giҧPQKDQKKѫQÿLӋn áp Vd7 nӃu chonW0/W5 > 1 Lúc này nӃu phҧn hӗLGѭѫQJQ~WQWKұm chí giҧm nhanh KѫQOjPFKR921[Xӕng mӭc thҩp nhҩt và bҵng 0
+ NӃu ta chӑQNtFKWKѭӟc M0, M3, M5, M7 sӁ làm giҧPÿLӋn áp offset cӫa mҥch c) SR LATCH:
Mҥch SR-/DWFKÿѭӧc thiӃt kӃ dӵa vào tҩQJODWFKFRPSDUDWRUWUѭӟFÿy NӃu mӛi chu kì clock cӫa mҥFKODWFKWUѭӟFÿyÿѭӧc reset xuӕQJ³´WKuWDVӁ lӵa chon NOR-/$7&+GR6 5 ´´WKuQJ}UDVӁ NK{QJWKD\ÿәL1Jѭӧc lҥi nӇu mӛi chu kì clock cӫa mҥFKODWFKWUѭӟFÿѭӧFVHWOrQ³´WKLWDFKӑn NAND- /$7&+GR6 5 ´´QJ}UDNK{QJWKD\ÿәi Ӣ WURQJÿӅ tài này sӁ sӱ dөng NAND-LATCH
.tFKWKѭӟc Pmos và Nmos cӫa mҥch NAND-/$7&+ÿѭӧc chӑn phù hӧSÿӇ ÿҥWÿѭӧc tӕFÿӝ cao vӟi các tҧi là DFF thành phҫn cӫa bӝ 6$5ORJLFÿѭӧc gҳn
Bҧng 5 SR LATCH sӱ dөng NAND gate
SAR Logic
9ӅEҧQFKҩWÿk\OjNKӕLSKkQEӕ[XQJ&ORFNÿӇÿѭDYjREӝ'$&&yWKӇGQJ'- )OLS)ORSÿӇWKӵFKLӋQ7URQJFKXNuFiFELWÿFUHVHWFKXNuWKӭELW06%ÿѭӧF VHW4XDEӝ'$&FKX\ӇQWKjQKJLiWUӏWѭѫQJWӵYjVRViQKYӟL9in1ӃX
V in > V DAC WKuÿҫXUDVRViQK06%YүQӣPӭF1JѭӧFOҥLQӃX9 in < V DAC thì MSB xóa thành 0
%ҧQJ 7UҥQJthái SAR Logic 3bit
Important sentences:- FKXNuÿҫXFiFELWÿѭӧF5HVHWYӅÿӃQFKXNuWKӭELW06%ÿѭӧFVHWELW: In FKXNuÿҫXFiFELW, with a 6% annual growth rate, the real estate market is thriving.- FzQOҥLYүQJLӳJLiWUӏFKXӛLÿѭӧFÿѭDÿӃQEӝ'$&VDXÿyFKX\ӇQVDQJEӝ: The real estate market in FKXNuÿҫXFiFELW offers various investment opportunities, including residential, commercial, and industrial properties.- VRViQKYjFXӕLFQJWKDQKJKLVӁQKұQJLiWUӏELWWӯEӝVRViQK4XiWUuQKGLӉQUD: FKXNuÿҫXFiFELW's real estate market is attractive to both local and international investors due to its stability and potential for high returns.- WXҫQWӵÿӃQNKLFyWtQKLӋX(2&NӃWWK~FFKX\ӇQÿәLWKu5HVHWFiFELWYӅKRjQ: With a low corporate tax rate, FKXNuÿҫXFiFELW offers favorable conditions for businesses and investors.- WKjQKPӝWTXiWUuQKFKX\ӇQÿәL: The real estate market in FKXNuÿҫXFiFELW is expected to continue growing in the coming years, making it an attractive investment destination.
7URQJPӝWFKXNu6$5/RJLF1ELWWKuVӁFy1[XQJ&ORFNWURQJÿyFy1ELWYjELWSKө
Capacitive DAC
+DLWKjQKSKҫQTXDQWUӑQJFӫDPӝWEӝ$'&6$5OjEӝVRViQKYj'$&Trong PӝW6$5$'&WK{QJWKѭӡQJSKҫQ'$&FӫDWRjQEӝKӋWKӕQJ[iFÿӏQKWtQKWX\ӃQ WtQKFӫDWRjQEӝKӋWKӕQJYjGRÿyUҩWTXDQWUӑQJÿӇWKLӃWNӃQyYӟLVӵSKLWX\ӃQWtQK WӕLWKLӇXQKҩWFyWKӇ'$&JӗPFyQKLӅXORҥLÿLӋQWUӣÿLӋQGXQJ 1KѭQJÿӇWUiQK VӵQKLӉXQKLӋW6$5$'&WKѭӡQJVӱGөQJ'$&ÿLӋQGXQJKD\&'$&
+RҥWÿӝQJFѫEҧQFӫD'$&FyWKӇÿѭӧFFKLDWKjQKEӕQSKҫQFѫEҧQFөWKӇOj
+ Resetting state + Sampling state + Holding state + Redistributing state
Resetting state FyWKӇÿѭӧF JLҧLWKtFKÿҥL NKiL OjYLӋFÿһW OҥLWҩW Fҧ FiF Wө ÿLӋQ WURQJEӝJLҧLPmVDRFKRNK{QJFyÿLӋQWtFKGӵWUӳWUѭӟFÿӇTXiWUuQKFKX\ӇQÿәLVӁ WUӣQrQWX\ӃQWtQKKѫQEҵQJFiFKWUiQKQKLӉXSKLWX\ӃQWtQKYӅFiFJLiWUӏVDL trong các WөÿLӋQ%ѭӟFQj\ÿѭӧFWKӵFKLӋQEҵQJFiFKNӃWQӕLWҩWFҧFiFWөÿLӋQYӟLPӭFÿLӋQiS trung gian Vcm
Sampling state OjWUҥQJWKiLGLӉQUDNKLFiFÿҫXWөÿѭӧFQӕLYӟL9FPÿҫXFzQOҥL ÿѭӧFQӕLEӟL9LQEҳWÿҫXFKXWUuQKOҩ\PүX*LiWUӏQăQJOѭӧQJVӁÿѭӧFFҩWJLӳWURQJ FiFPҧQJWөQKӏSKkQWѭѫQJӭQJ
Holding state-of-the-art facilities and highly qualified staff, we are committed to providing comprehensive medical services to our patients Our team of experienced professionals is dedicated to offering personalized and compassionate care, utilizing advanced technology and adhering to the latest medical protocols Our commitment to excellence ensures that our patients receive the highest quality healthcare experience.
Redistributing stateKRҥWÿӝQJSKkQFKLDÿLӋQiS[ҧ\UDJLӳDPҧQJWөÿLӋQFҧ
PҧQJGѭѫQJYjPҧQJkPEҵQJFiFKNӃWQӕL06%WөÿLӋQ&RÿӃQÿLӋQiSWKDP FKLӃXLQB9SÿҥLGLӋQFKRPӝWQӱDPӭFÿLӋQiSWKDPFKLӃXWҥLÿLӇPQj\FӫDKRҥW ÿӝQJ&iFKWѭѫQJWӵÿѭӧFWKӵFKLӋQWKHRWURQJPҧQJkPFNJQJEҵQJFiFKNӃWQӕLWө 06%&RFӫDkPPҧQJWӟLÿLӋQiSWKDPFKLӃXLQB9Q+RҥWÿӝQJQj\GүQÿӃQ WuQKWUҥQJFyPӝWÿLӋQiSWѭѫQJÿѭѫQJYӟL>9FP-9LQ9UHI@WҥLFiFÿҫXYjRWtFK FӵFFӫDEӝVRViQKYjPӝWÿLӋQiSWѭѫQJÿѭѫQJYӟL>9FP9LQ- 9UHI@WҥLFәQJ ÿҫXYjRkPFӫDEӝVRViQK
Hình 3.22 P{WҧYtGөYӅEӝ'$&ELWVÿLӋQGXQJJӗPOѭӟLÿLӋQGXQJĈLӋQGXQJ QKӓQKҩWWURQJOѭӟLC LSB (C P ) XQLWFDSDFLWRU9LӋFOӵDFKӑQÿLӋQGXQJQKӓQKҩWSKҧL SKKӧSYӟLVӕELWFӫD$'&WKLӃWNӃÿӇWUiQKQKLӉXÿLӋQiS
4XDYLӋFWtQKÿѭӧFWөÿLӋQ QKӓQKҩWWUrQPҧQJÿLӋQWUӣFiFWөNKiFÿѭӧFWtQKEҵQJ FiFKFҩSVӕQKkQ9ұ\&'$&1ELWVVӁFyWөFDRQKҩWFyJLiWUӏC MSB 2 N 1 C LSB ĈӇÿѫQJLҧQFiFKOjPWDWKӵFKLӋQÿѫQJLҧQYӟLPҧQJWө
Hình ÿӃQ P{ Wҧ Vӵ KRҥW ÿӝQJ FӫD &'$& ÿLӋQ GXQJ ELWV 9ӟL
%DQÿҫXWҩWFҧFiFWөÿӅXÿѭӧFQӕLYӟL9LQÿӇOҩ\PүX7DFy
Hình 3.24 CDAC during MSB decision [21]
*LҧVӱÿҫXUD9FÿѭӧFQӕLYӟLEӝFRPSDUDWRUQKѭKuQK
6DXNKLOҩ\PүX&'$&EҳWÿҫXSKkQWtFKELWÿҫXWLrQELW06%EҵQJFiFK[pt bit MSB lên 1 Ta có:
48 9ұ\TXDEӝFRPSDUDWRUWDWKX ÿѭӧFELW06% ÿѭDTXDEӝ6$5
Hình 3.25 CDAC during MSB-1 decision [21]
.KLELW06% TXDOҫQWKӱWKӭWө06%VӁEӏKӣUD7ө06%-VӁVHWOrQÿӇWKӵF KLӋQSKpSWKӱWKӭ7DFy
9ұ\TXDEӝFRPSDUDWRUWDWKXÿѭӧFELW06%B ÿѭDTXDEӝ6$5
Hình 3.26 CDAC during MSB-2 decision [21]
Khi bit MSB_1 = 1, TXDOҫQWKӱWKӭWө06%BVӁJLӳQJX\rQ7ө06%-VӁVHWOrQ ÿӇWKӵFKLӋQSKpSWKӱWKӭ Ta có:
9ұ\TXDEӝFRPSDUDWRUWDWKXÿѭӧFELW06%B ÿѭDTXDEӝ6$5
V V dV d hay 1,5 1,9d d2 Và 3bits SAR là 011
4XDYtGөPLQKKӑDYӅ'$&ELWVWDFyF{QJWKӭFWәQJTXiWFKR&'$&1ELWV
N ref ref ref ref c in N N N in k N k k
7LӃS ÿӃQ WD [pW SKѭѫQJ WKӭF KRҥW ÿӝQJ FӫD '$& IXOO\ GLIIHUHQWLDO ELWV YӟL
%DQÿҫXVZLWFKOҩ\PүXVӁÿѭӧFNӃWQӕLYӟLFiFPҧQJWөO~FQj\FiFWөÿѭӧFQҥSPӝW
PӭFQăQJOѭӧQJWѭѫQJӭQJ
.8 (4) 8 samp CM inp samn CM inn
Hình 3.28 CDAC fully during MSB decision [21]
50 6DXNKLKRjQWҩWTXiWUuQKQҥSÿӃQFKXNuWLӃSWKHRELW06%VӁÿѭӧFEұWOrQ/~FQj\ PҧQJ'$&FKRELӃW
Do V V V inp V inn 1.9 !0 V inp V inn !0QrQ WD ÿѭӧF ELW 06% ӃW WK~FFKXNǤ
Hình 3.29 CDAC fully during MSB-1 decision [21]
%LW06%VӁÿѭӧFJLӳQJX\rQWUҥQJWKiLFKXNuWLӃSWKHRELW06%-VӁÿѭӧFEұWOrQ
CM inp REF CM inp REF
CM inn REF CM inn REF
2 2 inp inn REF inp inn REF
51 Hình 3.30 CDAC fully during MSB-2 decision [21]
Vì bit MSB- QrQQyVӁEӏÿҧRWUҥQJWKiL7LӃSWөFEұWELW06%-ÿӇNLӇPWUD7D có:
CM inp REF CM inp REF
CM inn REF CM inn REF
4 4 inp inn REF inp inn REF
7yPOҥLWәQJKӧSFiFFKXNuYӟLV ref 4 ,V V inp 3.5 ,V V inn 0.5VWDWKXÿѭӧFELW ӭQJYӟL1 1
Ta cyF{QJWKӭFWәQJTXiWFKR&'$&YLVDLQKѭVDX
Hình 3.32 ӃWTXҧGӵNLӃQFӫD&'$&IXOO\GLIIHUHQWLDO[21]
Switch
ĈӕLYӟL6$5$'&QJXӡLWDKD\VӱGөQJ%RRWVWUDSVZLWFKKRһF7UDQVPLVVLRQJDWH
VZLWFK9ӟLÿӝFKtQK[iFFDR%RRWVWUDSVZLWFKKD\ÿѭӧFVӱGөQJWURQJEӝ6DPSOHDQG
KROG 6+&zQYӟL YLӋFOҩ\PүXQKDQKWKu7UDQVPLVVLRQJDWHVZLWFKÿѭӧFѭXWLrQ
Tình trҥng bài báo: Ĉm[Xҩt bҧn
1DP$QK+D+RDQJ7UDQJ³A study of 10-bit 2-MS/s Successive Approximation Register ADC with low power in 180nm technology´2021 International Conference on Advanced Technologies for Communications (ATC), Ho Chi Minh City, Vietnam, 2021
THIӂT Kӂ VÀ MÔ PHӒNG RECEIVER
Kӏch bҧn mô phӓng
Thӵc hiӋn thiӃt kӃ trên tool Cadence virtuoso version 6.1.7 vӟi 18nm Finfet pdk Các ÿLӋn áp và nhiӋWÿӝ sӁ ÿѭӧc ký kiӋu theo bҧng sau:
Bҧng 7 Kӏch bҧn mô phӓng Receiver
Ví dө³66//+´VӁ là giá trӏ cӫa SS corner, 1.6299'',299''/Yjÿӝ C
KӃt quҧ mô phӓQJÿѭӧc thӵc hiӋn vӟi tҩt cҧ các corner bao gӗP³SURFHVV´³YROWDJH´Yj³WHPSHUDWXUH´Ngoài ra các kӃt quҧ báo cáo sӁ ÿѭӧc lӵa chӑn tӯ nhӳng corner tӋ nhҩt và tӕt nhҩt Các kӃt quҧ tӋ nhҩt sӁ ÿѭӧFLQÿұm trong các bҧng báo cáo.
Input signal
Tín hiӋXÿҫXYjRYjÿҫu ra sӁ ÿѭӧc phӕi hӧp trӣ kháng vӟL= RKPÿӇ công suҩt truyӅn tӟi tҧi là lӟn nhҩt Ngoài ra, 512 bits data PRBS9 sӁ ÿѭӧc cҩSYjRÿҫu vào vӟi
8, SVWѭѫQJӭng vӟi 7.2G data rates)
Hình 4.1 Mô huQKÿѭӡng dây truyӅn sóng trong Cadence
Hình 4.2 0{KuQK$&ÿѭӡng dây truyӅn sóng trong Cadence
Theo thông sӕ ÿRÿѭӧc, tín hiӋu bӏ suy hao 1.25dB tҥi 1.25Ghz, suy hao 8.3 dB tҥi 3.6Ghz và suy hao 10.8 dB tҥi 5Ghz
ThiӃt kӃ trên candece cӫa HSRX_diffbuff:
Hình 4.3 Mô hình mҥch opamp tӕFÿӝ cao trong Cadence
Hình 4.4 KӃt quҧ mô phӓng mҥch opamp tӕFÿӝ cao
HSRX_Diffbuff DC Gain Bandwidth
Bҧng 8 KӃt quҧ mҥch HSRX_diffbuff
57 MөFÿtFKFӫa tҫQJQj\OjÿӇ bҧo vӋ CTLE khi hӋ thӕng bҩt chӧt chuyӇQTXDÿLӋn áp 9'',2'RÿyPҥch cҫQEăQJWK{QJUӝQJKѫQKRһc bҵng tҫn sӕ thiӃt kӃ ÿӇ không ҧnh
Kѭӣng quá nhiӅXÿӃQÿҫu vào, cө thӇ là cҫn thiӃt kӃ ÿҥWÿѭӧc 3.6Ghz
KӃt luұn: MҥFKÿѭӧc thiӃt kӃ vӟLEăQJWK{QJWѭѫQJÿӕi rӝng, nhӓ nhҩt là 6.4GHz
4 Continuous time linear equalization block (HSRX_CTLE)
ThiӃt kӃ trên candece cӫa HSRX_CTLE:
Hình 4.5 Mô hình mҥch HSRX_CTLE trong Cadence
EQ level 5 DC Gain Peaking Gain Peaking Frequency
Min corner FFHHL FFHHL SSLLH
Max corner SSLLH SSHHH FFLLL
Bҧng 9 KӃt quҧ mҥch HSRX_CTLE
58 Vӟi các EQ_Level khác nhau, ta có biӇXÿӗ $&QKѭVDX
Hình 4.6 Hình quét EQ_level cӫa HSRX_CTLE trong Cadence
Mҥch cҫn thiӃt kӃ ÿӇ ÿҥWÿѭӧc tӕFÿӝ 3.6Ghz và cung cҩSÿӝ lӧi lӟQKѫQG%9uÿk\Oj kӃt quҧ presim, thiӃt kӃ phҧLÿҥWÿѭӧFÿӝ lӧi vӟLPDUJLQ*K]ÿӇ hӛ trӧ cho post layout
KӃt luұn: ThiӃt kӃ ÿҥWÿѭӧc tҥi tӕFÿӝ 4.26Ghz phù hӧSÿӇ chҥy vӟi tӕFÿӝ 3.6Ghz WѭѫQJӭng vӟL*ESVGDWDUDWHVĈӝ lӧi nhӓ nhҩt cӫa mҥch là 2.66 dB và lӟn nhҩt cӫa mҥch là 16.91 dB -> Thӓa spec
5 Gain buffer block (HSRX_singbuff)
ThiӃt kӃ trên candece cӫa HSRX_singbuff:
Hình 4.7 Mô hình mҥch HSRX_singbuff trong Cadence
Hình 4.8 KӃt quҧ mô phӓng mҥch HSRX_singbuff
HSRX_Singbuff DC Gain Bandwidth
Bҧng 10 KӃt quҧ mҥch HSRX_singbuff
Khi tín hiệu đầu vào có độ mở 40mV, thiết kế mạch khuếch đại vi sai lý tưởng có độ mở tín hiệu đầu ra là ± 800mV.
HSRX_Receiver
ThiӃt kӃ trên candece cӫa HSRX_Receiver:
Hình 4.9 Mô hình mҥch HSRX_Receiver trong Cadence
Jitter of Input After CTLE OUTP RX OUTN RX
Unit ps ps ps ps
Min corner All pvts FFLLL FFLLL FFLLL
Max corner All pvts SSLLH SSLLH SSLLH
Bҧng 11 KӃt quҧ mҥch HSRX_Receiver
Vӟi Eye digram, input EYE có EYE height là 45mV, input jitter là 45ps Sau khi qua bӝ cân bҵng tín hiӋu, ta có jitter data tҥi worst case corner là 19.63ps Vӟi 7.2Gbps, công suҩt tiêu tán trên mҥch là 6.1 mW
Hình 4.11 Output Eye Diagram sau CTLE
Hình 4.12 Output Eye Diagram tҥi ngõ ra
So sánh kӃt quҧ vӟi MIPI spec
Bҧng 12 So sánh kӃt quҧ vӟi MIPI spec [5]
62 MҥFKÿmWKLӃt kӃ có tӕFÿӝ *ESVOjQQKDQKKѫQVRYӟi tӕFÿӝ thӵc tӃ cӫa MIPI ver 2.1 Ĉӝ VX\KDRWUrQÿѭӡng dây truyӅQVyQJWѭѫQJÿӕi giӕng so vӟi MIPI specs Ĉӝ rӝng cӫD8,OjSVWѭѫQJÿѭѫQJYӟi sai sӕ ngõ ra phҧLÿҥWÿѭӧc là 13.88ps jitter ThiӃt kӃ ÿmÿҥWÿѭӧc 19.63ps tҥi corner tӋ nhҩWWѭѫQJÿѭѫQJYӟi 14% cӫa 1 UI
KӃt luұn: Toàn bӝ hӋ thӕQJWtQKÿӃn ngõ ra tҥL&7/(ÿҥWÿѭӧc 14% jitter/UI Con sӕ này lӟQKѫQVRYӟi giá trӏ cӫa MIPI spec bӣi vì hӋ thӕng chӍ thӵc hiӋn ÿӃn giá trӏ ngõ ra cӫD&7/(³´FzQOҥi sӁ ÿѭӧc hӛ trӧ bӣi nhӳng khӕi cũn lҥLQKѭ$'&&'5'63ô
THIӂT Kӂ VÀ MÔ PHӒNG SAR_ADC
Comparator
Ĉӝ lӧLYjEăQJWK{QJFӫa 1 tҫng tiӅn khuӃFKÿҥi
Hình 5.1 KӃt quҧ mô phӓng preamplifier ĈӇ ÿҥWÿѭӧc tӕFÿӝ FDRĈӝ lӧi cӫa mҥch sӁ giҧm xuӕng KӃt quҧ mô phӓng:
VӟLÿӝ lӧi 22,19dB sӁ không thӇ VRViQKFKtQK[iFÿѭӧc Bҵng viӋc mҳc cascade 5 tҫng ta có:
Hình 5.2 KӃt quҧ mô phӓng preamplifier mҳc cascade
64 KӃt quҧ mô phӓnA v 111dB BW; 98,51Mhz, UBW 6,873Ghz.KӃt quҧ WUrQKRjQWRjQÿҥt so vӟi tính toán
Hình 5.3 Mô phӓng tran vӟLELrQÿӝ 100uV, 32Mhz
Nhұn thҩy bӝ so sánh bӏ delay 19nsFKXNuÿҫu bӝ VRViQKFKѭDEҳt kӏSQrQFKѭDWKӇ so sánh BҳWÿҫu tӯ chu kì tiӃp theo bӝ so sánh hoҥWÿӝQJFKtQK[iFQKѭKuQK
Output signal
Output signal ÿѭӧc mô phӓng dӵa trên AC Signal và Ramp Signal Tín hiӋu
AC Signal có tҫn sӕ 48177.083333Hz, DC Voltage 0.9V, AC Voltage 0,675V Tín hiӋu Ramp có time là 384us ӭng vӟi 1024 mã code
Hình 5.4 Output signal with high frequency AC Signal
Hình 5.5 Output signal with high frequency AC Signal
Hình 5.6 Output signal with Ramp Signal
Hình 5.7 Output signal with Ramp Signal
FFT plot of the output
Ӣ mөc này ta thӵc hiӋn lҩy mүu 2048 lҫn qua công thӭc:
7URQJÿy)LQOjGҥQJVyQJÿҫXYjRÿӇ thӵc hiӋn FFT, M là sӕ nguyên tӕ thӵc hiӋn sӕ lҫn cӫa dҥQJVyQJÿҫu vào Fin, Fs là tҫn sӕ lҩy mүu, N là sӕ ÿLӇm FFT cҫn lҩy mүu
Signal to noise vs Signal to noise and distortion ratio (SNR vs SNDR)
Export thông sӕ tӯ &DGHQFHYjWtQKWRiQWDÿѭӧc SNRY.48dB;
Spurious free dynamic range (SFDR)
Effective number of bits (ENOB)
Differential nonlinearity (DNL)
Integral Nonlinearity (INL)
Công suҩt tiêu tán
Thӵc hiӋn mô phӓQJ'&WDÿѭӧc:
Hình 5.11 Giá trӏ tӭc thӡi cӫa dòng diӋn vӟi nguӗn 1.8V
2,89366 i 1,8 2,89366 5, 21 tt tt tt i mA ! p u mW
Giá trӏ GzQJÿLӋn trung bình:
Hình 5.12 Giá trӏ GzQJÿLӋn theo thӡi gian vӟi nguӗn 1.8V
Sӱ dөng công cө Tools vӟLKjPWtQK³DYHUDJH´ÿӇ WtQKJLiWULWUXQJEuQKGzQJÿLӋn, hàm ³DEV´ÿӇ tính giá trӏ tuyӋWÿӕi 7Dÿѭӧc:
Hình 5.13 Hàm tính giá trӏ WUXQJEuQKGzQJÿLӋn vӟi nguӗn 1.8V
Giá trӏ ÿiQKJLiKLӋu suҩt SAR ADC:
So sánh kӃt quҧ vӟi mӝt sӕ bài báo khác
Bҧng 13 So sánh kӃt quҧ ADC vӟi mӝt sӕ bài báo khác
KӂT LUҰN 9ơ+ѬӞNG PHÁT TRIӆN
HiӋn tҥL0,3,'3+