Tài liệu thực hành thiết kế mạch tích hợp

TRƯỜNG ĐẠI HỌC QUY NHƠN KHOA KỸ THUẬT VÀ CÔNG NGHỆ TÀI LIỆU THỰC HÀNH TK MẠCH TÍCH HỢP Biên soạn: TS Nguyễn Văn Hào Bộ môn: Điện tử - Viễn thông Tài liệu lưu hành nội TH TK Mạch tích hợp Bài thực hành số KHẢO SÁT HOẠT ĐỘNG CỦA TRANSISTOR MOS SỬ DỤNG THƯ VIỆN CÔNG NGHỆ CMOS Mục đích - Yêu cầu - Tim hiểu khảo sát đặc tính hoạt động transistor MOS theo công nghệ CMOS dựa công cụ EDA (Cadence spectre) PDK (thư viện công nghệ TSMC 130 nm) - Nắm vững sở lý thuyết linh kiện transistor MOS theo công nghệ CMOS, biết cách sử dụng công cụ hỗ trợ cho trình thiết kế mơ mạch tích hợp Nội dung thực hành 2.1 Sơ đồ mạch nguyên lý Hình Mạch phân cực cho NMOS 2.2 Các bước thực hành Bước 1: Mở công cụ thiết kế Cadence, tiến hành tạo thư viện thiết kế (với tên kí tự viết tắt họ tên sinh viên) liên kết với thư viện công nghệ “tsmc I3rf Bước 2: Tạo thiết kế có tên ksmos (kiểu schematic) thy vién thiét kế tạo bước 1, tiến hành lấy linh kiện vẽ mạch với sơ đồ nguyên lý hình Bước 3: Thiết lập giá trị: vgs vds tương ứng 1,0 V 0,2 V, tỉ số kích thước W/L MOS 10 um/1 um Tiến hành chạy mơ mạch kiéu ‘DC Analysis’, xuat dịng dién Tp (chon ouput cho mô phỏng) Xác định trạng thái (ngắt dịng/tuyến tính/bão hịa) tham số hoạt động MOS (In, Vĩn, Vøs, Vps), từ xác định tham số truyền TH TK Mạch tích hợp đạt KPa = Uo.Cóx transistor NMOS Bước 4: Tiến hành chạy mô mạch kiểu ‘DC Analysis’ két hop ‘Design variable’ vds = 0— V, xuất dòng Ip ‘output’ dé vẽ đường đặc tuyến MOS Ghi nhận kết đưa nhận xét biến đổi dòng điện Ip = f(Vps)|vas = const Bước 5: Sử dụng tác vu mé phong ‘Parametric analysis’ véi tham sé biến đồi vgs = 0,8 — 2,0 V theo bước điện áp 0,2 V để thực khảo sát họ đặc tuyến transistor MOS Ghi nhận kết xác định tham số (Vas, Vps va Ip) cho điểm làm việc transistor MOS chế độ A Báo cáo thực hành Báo cáo kết đạt nêu nhận xét theo bước thực hành TH TK Mạch tích hợp Bài thực hành số MACH KHUECH DAI DON CMOS MAC KIEU CS Mục đích - Yêu cầu - Khao sat va tim hiéu đặc tính hoạt động mạch khuếch đại đơn mắc kiểu CS: biết cách tính tốn thiết lập chế độ hoạt động cho mạch khuếch đại dùng MOSFET, mô đánh giá kết chế độ ‘DC analysis’ va ‘Transient’ - Nắm vững sở lý thuyết linh kiện mạch khuếch đại dùng transistor MOS theo công nghệ CMOS, biết cách sử dụng cơng cụ hỗ trợ cho q trình thiết kế mơ mạch tích hợp Nội dung thực hành 2.1 Sơ đồ mạch nguyên lý Hình Mạch khuếch đại đơn mắc kiểu CS 2.2 Các bước thực hành Bước 1: Mở công cụ thiết kế Cadence, tạo thiết kế có tên kdes (kiểu schematic) thư viện thiết kế tạo bước I (bài thực hành số 1), tiễn hành lây linh kiện vẽ mạch theo sơ đồ nguyên lý hình Bước 2: Thiết lập giá trị linh kiện theo sơ đồ nguyên lý hình 1, tiễn hành thiết lập chạy mô mạch kiểu “DC Analysis" với tùy chọn xuất (hiển thị két qua - ouput) dong Ip Ghi nhận tham số dòng điện điện áp transistor MOS, nhận xét trang thai (linear/saturation) va chế độ khuếch đại transistor MOS TH TK Mạch tích hợp Bước 3: Tính tốn thay đổi giá trị linh kiện mạch dé dam bao transistor MOS phân cực hoạt động khuếch đại chế độ A (Ip = 30 uA, Vps = 2,5 V) Tiến hành kiểm tra kết thông qua mô tương tự bước Bước 4: Thiết lập nguồn xoay chiều (sine) đầu vào với biên độ 0,1 V, tần số KHz, độ lệch điện áp DC V Thiết lập m6 phong ‘Transient’ voi ty chon t = ms xuất kết mô VO (điện áp đầu ra) VI (điện áp đầu vào) Ghi nhận kết dạng sóng biên độ tín hiệu, nhận xét pha biên độ tín hiệu Bước 5: Lặp lại bước với nguồn xoay chiéu ‘sine’ tai dau vào có biên độ 0,1 V, tan số MHz, độ lệch điện áp DC V, thiết lập mô với t = 0,1 ms Ghi nhận kết mô phỏng, đối sánh với kết bước đưa nhận xét Báo cáo thực hành Báo cáo kết đạt nêu nhận xét theo bước thực hành TH TK Mạch tích hợp Bài thực hành số MẠCH KHUÉCH ĐẠI VI SAI CMOS VỚI TẢI KIỂU CẤU TRÚC GƯƠNG DỊNG ĐIỆN Mục đích - u cầu - Khảo sát tìm hiểu đặc tính hoạt động mạch khuếch đại vi sai CMOS: biết cách tính tốn thiết lập chế độ hoạt động cho mạch khuếch đại, mô đánh giá kết chế độ ‘DC analysis’, ‘Transient’ va ‘AC analysis’ - Nắm vững sở lý thuyết linh kiện mạch khuéch dai ding transistor MOS theo công nghệ CMOS, biết cách sử dụng công cụ hỗ trợ cho trình thiết kế mơ mạch tích hợp Nội dung thực hành 2.1 Sơ đồ mạch nguyên lý Hình Mạch vi sai với tải kiểu gương dịng điện 2.2 Các bước thực hành Bước 1: Mở công cụ thiết kế Cadence, tạo thiết kế có tên kdvs (kiểu schematic) thư viện thiết kế tạo bước I (bài thực hành số 1), tiến hành lấy linh kiện vẽ mạch theo sơ đồ nguyên lý hình TH TK Mạch tích hợp Bước 2: Thiết lập giá trị linh kiện theo sơ đồ nguyên lý hình 1, tiến hành thiết lập chạy mô mạch kiểu “DC Analysis” với tùy chọn xuất (hiển thị kết - ouput) dong Ip cua transistor Ms Kiểm tra trạng thái hoạt động transistor MOS, kiểm tra điều kiện cân chế độ DC mạch khuếch dai va đưa nhận xét Bước 3: Tính tốn va thay đổi giá trị linh kiện mạch (Ro, Ms M:) để đảm bảo nguồn dòng Ms hoạt động chế độ bão hòa với dong Ip = 40 uA Tiến hành kiểm tra thông qua mô “DC analysis' đưa nhận xét kết đạt Bước 4: Thiết lập nguồn xoay chiều (sine) đầu vào với biên dé 0,1 V, tan sé KHz, độ lệch điện áp DC V Thiết lập mô “Transient” với tùy chọn t= ms xuất kết mô VO (điện áp đầu ra) VI (điện áp vào: VII — VI2) Ghi nhận kết dạng sóng biên độ tín hiệu, nhận xét pha biên độ tín hiệu Bước 5: Thiết lập nguồn xoay chiều đầu vào với biên độ 0,1 V, tần số biến FV, độ lệch điện áp DC pha V 0° Thiết lập mô “AC analysis` với tùy chọn ‘Design variable’ 14 FV = — 10 GHz va xuất kết mô VO/VI Ghi nhận kết đặc tuyến tần số mạch, chuyển kết sang dạng [đB20] xác định dải tần hoạt động mạch khuếch dai vi sai Báo cáo thực hành Báo cáo kết đạt nêu nhận xét theo bước thực hành TH TK Mạch tích hợp Bài thực hành số MẠCH LOGIC CMOS - CONG ĐẢO PHẢNI (Schematic, Symbol, Prelayout simulation) Mục đích - Yêu cầu - Thiết kế tìm hiểu đặc tính hoạt động mạch logic đảo: thiết kế mạch nguyên lý (schematic), ký hiệu (symbol) mơ đặc tính mạch (prelayout simulation) dựa mô “DC analysis`, “Transient” - Nắm vững sở lý thuyết linh kiện mach logic ding transistor MOS theo công nghệ CMOS, biết cách sử dụng công cụ hỗ trợ cho q trình thiết kế, mơ đánh giá kết mạch tích hợp Nội dung thực hành 2.1 Sơ đồ mạch nguyên lý (b) (a) (c) Hinh Mach logic dao CMOS (inverter) 2.2 Các bước thực hành Bước 1: Mở công cụ thiết kế Cadence, tạo thiết kế có tên Igd (kiểu schematic) thư viện thiết kế tạo bước I (bài thực hành số 1), tién hành lây linh kiện TH TK Mạch tích hợp vẽ mạch theo so đồ nguyên lý hinh (a) Bước 2: Thiết lập giá trị kích thước transistor MOS tạo cdc chan ‘pin’ ding đặc tính theo sơ đồ ngun lý hình 1(a) Kiểm tra tính dan lưu mạch thiết kế Bước 3: Tương tự bước |, tao thiết kế có tên Igd (kiểu symbol) thư viện thiết kế tạo bước (bài thực hành số 1) Tiền hành tạo ký hiệu (hình 1.(b)) cho mạch logic đảo thuộc tính pin theo sơ đồ mạch nguyên lý Kiểm tra tính đắn thuộc tính mạch với ký hiệu lưu mạch thiết kế Bước 4: Tương tự bước 1, tạo thiết kế có tên lgd_ sim (kiểu schematic) thư viện thiết kế tạo thực hành số I Tiến hành lấy linh kiện vẽ mạch theo sơ đồ nguyên lý hình 1(e), thiết lập nguồn tín hiệu vào V1 nguồn DC với giá trị điện áp biến vdc Bước 5: Thiết lập kiều mô ‘DC Analysis’ két hop ‘Design variable’ la vde = 0—5 V, tiy chon đầu (output) mơ dịng điện Ivo tín hiệu điện 4p VO VI Chạy mơ ghi nhận kết quả, xác định điện áp chuyển mạch mạch logic Bước 6: Thiết lập nguồn tín hiệu vào VI xung vuông với biên độ Up.„= V, chu kỳ T= ms (hệ số lấp đầy xung 0,5) Thiết lập mô “Transient” với tủy chọn t = 10 ms tủy chọn dau (output) mô dong điện Ivo tín hiệu điện áp VO VI Chạy mơ ghi nhận kết quả, nhận xét dòng điện công suất tiêu thụ mạch logic Báo cáo thực hành Báo cáo kết đạt nêu nhận xét theo bước thực hành TH TK Mạch tích hợp Bài thực hành số MẠCH LOGIC CMOS - CÓNG ĐẢO PHAN II (Layout, Verify, Postlayout simulation) Mục đích - Yêu cầu - Thiết kế mạch layout xác minh tính đắn mạch logic đảo theo công nghệ CMOS: thiét ké mạch layout (layout), xác minh mach layout (verify) mơ đặc tính cua mach (postlayout simulation) dua trén m6 phong ‘Transient’ - Nắm vững sở lý thuyết linh kiện va mach logic ding transistor MOS theo công nghệ CMOS, biết cách sử dụng cơng cụ hỗ trợ cho q trình thiết kế, mơ đánh giá kết mạch tích hợp Nội dung thực hành 2.1 So dé mach (Schematic — Layout) (a) (b) Hinh Mach nguyén ly mach layout cia công logic đảo 2.2 Các bước thực hành Bước 1: Mở công cụ thiết kế Cadence, tạo thiết kế có tên Igd (kiểu layout) thư viện thiết kế tạo thực hành số Tiến hành đối chiếu mạch nguyên lý, lấy TH TK Mạch tích hợp transistor MOS dang layout thiết lập kích thước theo mạch hình 1(a) Bước 2: Trên sở cấu trúc phân lớp (layer) transtor MOS: cực S, D B kết nói với phân lớp “metal 1', cực G kết nối với phân lớp ‘poly’ Vẽ mạch layout theo phân lớp chọn cửa số LSW tiến hành vẽ đường layout - Thực mạch layout cho cực S-B transistor M0 kết nối VDD theo cấu trúc phân lớp: metal I (S-B) - cont mI_m2 - metal (VDD) - Thực mạch layout cho cực S-B transistor MI kết nối GND theo cấu trúc phân lớp: metal (S-B) - cont ml_m2 - metal (GND) - Thực mạch layout cho cực G transistor M0 kết nối với G MI theo cấu trúc phân lớp: contp_ml - metal I (GI-G2) - cont ml_m2 - metal (VI) - Thực mạch layout cho cực D transistor M0 kết nối với D MI theo cầu trúc phân lớp: metal (D1-D2) - cont ml_ m2 - metal (VO) Bước 3: Chạy 'Run DRC' để xác minh mạch layout với quy tắc (rule) thiết kế thư viện công nghệ CMOS nhận thơng báo có lỗi Đọc thơng tin lỗi để hiệu chỉnh tham số “khoảng cách, chiều đải, độ rộng” mạch layout cho phù hợp Bước 4: Sau hoàn thành xác minh DRC, tiễn hành tạo chân (pin) VI, VO, VDD GND cho mạch layout có thuộc tính với mạch ngun ly da thiét ké Chay ‘Run LVS’ để xác minh tính đắn mạch layout mạch nguyên lý, nhận thơng báo ‘correct’ 1a qua trinh xác minh hồn thành (nếu có lỗi phải kiểm tra hiệu chỉnh) Bước 5: Chạy “Run PEX' dé trích xuất tham số ky sinh (R, C) mạch layout Ngay hồn thành tác vụ, định dạng có tên “calibre” gắn liền với thiết kế Igd Bước 6: Tạo thiết kế với tên lgd_ sim (kiểu config), cửa số config xuất tiếp tục chọn mở thiết kế mô lgd_ sim (kiểu schematic) tạo thực hành số dé chuẩn bị q trình mơ cho mạch logic đảo Bước 7: Tiến hành mô tương tự bước thực hành số Sau hoàn thành hiển thị kết mô mạch nguyên lý (prelayout simulation) thiết kế Igd, thay đổi tùy chọn bên cửa số config (thiết kế lgd kiểu schematic sang Igd kiểu calibre) chạy lại mô để nhận kết mô (postlayout simulation) mạch logic đảo sau layout Quan sát kết lần mô đưa nhận xét Báo cáo thực hành Báo cáo kết đạt nêu nhận xét theo bước thực hành 10