Thiết kế hệ thống số

Trang 98 - OUTnào trong entity.. architecture ngõ vào và tín nhau entityVHDL.. - component entity entity - architecture - component architecture mponent có 5.2 CÁC KHAI BÁO TRONG VHDL.

5

I III

1

1.1 QUAN 1

1.2 QUÁ TRÌNH 2

1.3 NGÔN MÔ 4

1.4 CÔNG ALTERA, 5

1.5 RÚT HÀM PHÁP QUINE-MC CLUSKEY 7

TÓM 10

CÂU ÔN 10

11

2.1 QUAN 11

2.2 ROM (READ-ONLY MEMORY) 12

2.3 PLD (PROGRAMMABLE LOGIC DEVICE) 19

(Combinational PLD) 19

27

TÓM 30

I 31

3.1 MÁY THÁI 31

3.2 PHÂN TÍCH MÁY THÁI 35

3.3 MÁY THÁI 40

TÓM 58

CÂU ÔN 58

BÀI 4: ABEL 65

4.1 TRÚC TRÌNH ABEL 65

4.2 CÁC PHÁT (STATEMENTS) 66

4.3 CÁC KHAI BÁO (DECLARATIONS) 72

4.4 CÁC KHAI BÁO KHÁC 73

4.5 CÁC TOÁN (OPERATORS) 75

4.6 CÁC (PREFIX), (SUFFIX) 76

4.7 GHI CHÚ (COMMENTS) 77

4.8 CÁC VÍ 77

TÓM 88

CÂU ÔN 88

BÀI 5: VHDL 89

5.1 TRÚC NGÔN VHDL 89

5.2 CÁC KHAI BÁO TRONG VHDL 99

5.3 CÁC VHDL 103

5.4 VÍ CÁC M VÀ 130

TÓM 138

CÂU ÔN 138

BÀI 6: VERILOG 139

6.1 QUAN: 139

6.2 CÁC TRONG VERILOG 140

6.3 CÁC TRONG VERILOG 141

6.4 CÁC 142

6.5 TOÁN 146

6.6 TOÁN 151

6.7 MODULES 152

6.8 KHUÔN M HÀNH VI (BEHAVIORAL) 155

6.9 ALWAYS VÀ INITIAL 160

6.10 HÀM 162

6.11 LINH 165

6.12 VÍ 166

TÓM 173

CÂU ÔN 173

TÀI THAM 174

1.2 QUÁ TRÌNH THI T K H TH NG S

Hình 1.1: Quá Tr

t

BÀI 1: 3 N

Hình 1.2 trình

hay danh

: Programmable Gate Array (FPGA), Complex Programmable Logic Device (CPLD), vi

Field-

1.3 NGÔN NG MÔ T PH N C NG

s - Hardware Description Languages)

u, ê

-

- CDL (Computer Design Language

- CONLAN (Consensus Language

này cho phép

bên ngoài

- IDL (Interative Design Language

bao

- Cypress Semiconductor Warp

War

pASIC80

- Mentor Graphic là hãng ph

PLD

PLA PAL

PPAL EPPAL EEPPAL

LCA EPLD PEEL

(Pro

elec

erasable Logic)

GAL (generic array logic)

ROM= Read Only Memory

EP = Erasable and Programmable

PLD = Programmable Logic Device

2.2 ROM (READ-ONLY MEMORY)

BÀI 2: 13

m x n (bit)

m ngõ vào, n ngõ m

BÀI 2: 15

Hình 2.6

2.3: ROM 128x1

Hình 2.7

Hình 2.8

BÀI 2: 17

2.3: ROM 128x1

Hình 2.7

Hình 2.8

Hình 2.9

Hình 2.10

BÀI 2: 19

output

(OE: cho phép chip select

2.3 PLD (PROGRAMMABLE LOGIC DEVICE)

Hình 2.14Chú ý:

16

ví

L

C

BÀI 2: 23

Hình 2.15: VV

Hình 2.16

AND (flip-flop +I/O)

Hình 2.21:

xung clock

các

flip-kích

làm hai

3.1a và 3.1b

X

BÀI 3: 33(a) Mealy

(b) Moore Hình

.3 và gi

3

3.1b

BÀI 3: HÁI 41ASM, )

-là

n

(hình 3.10) Các nhãn trên gi

BÀI 3: 43thái khác

S0 S2 S0

S1 S2 S1

S1 S2 S3 S1

0

0

0

1 3.15

g phân nhóm P1

trong P1

BÀI 3: 47

1

1-

0-Hình 3

nhóm trong P1

1

nhóm

i i-1, i>1

i-1 i-1

i-1

BÀI 3: 49

b

h3thái trên hình 3

A-

b = 000 010

c = 000 011

d = 010 111

Hình 3 3.5

33.22 Hình 3

Z X

BÀI 3: 59

-D cho Q1Q0 = 00-11)

Hình P3.3

inst13 AND2

inst14 AND2

inst15 AND3

inst16

AND3

inst17 AND3

Q

Q CLK J

Y'

Y' Q0'

Q1 Q1

Q0

J0 K0

X Q0 Q1

X

Y

Z

CLK

Q1 X

Q2 Q1 Q2

Q

X' Q2' Q2'

X'

Q0' Q0' X' Q0

Y

1 1 1 1 2 2 2 2 2 1 1 2

X = 1 0 0 1 1 0 1 0 0 0 1 1

Z = 0 1 0 0 0 1 0 1 1 0 0 0

END My_Example

MODULE My_Example (A,B)

C=A+B END My_Example

Cú pháp

string

module m6809a

Jean Designer

Cú pháp truth_table (inputs -> outputs)

hay truth_table (inputs : > reg_outs) Truth

inputs outputs reg_outs ->

Cú pháp State_diagram state variables

state

state_expequations

gõ vào

1 và x2

FF) State_diagram Q State S0: if (x1&x2 = =0) then S2 Else S1

z=0

then

3 state 0 : if a then 1 else if b then 2 else if c then 3 else 0;

Cú pháp Case [exps1 : state+exp1;]

[expsi : state_expi;]

end case;

STATE S0:

CASE (sel == 0): S0 ; (sel == 1): S1 ; ENDCASE

[invalues out values]

các noteinputsOutputs

InvaluesOutvalues

BÀI 4: ABEL 71

Cú pháp

signalattr

Q )

Cú pháp End

Hay end modname

signalattr

Q )

4.3 CÁC KHAI BÁO (DECLARATIONS)

Pin

Cú pháp

pin_id:

-pin #attr

A,B node 25,26 : gán tên A là nút 25,

BÀI 4: ABEL 73Device

Cú pháp Device-id device real_device;

device-idreal-device

4.4 CÁC KHAI BÁO KHÁC

Cú pháp

idexpr

Macro

Cú pháp Macro_id macro

odule

macro_iddummy_argblock

NAND3 macro (A,B,C) {!(A&B&C)}

C B

A

D = NAND 3 (Clock, Hello, busy);

BÀI 4: ABEL 75Enable

Cú pháp Enable output_id = [!]expr;

output_idexpr

OE pin11;

F0,F1,F2,F3 pin 19,18,17,16;

Count = [F0,F1,F2,F3];

Equations Enable count = !OE

@ALTERNATE

ình)

A2 A3

Y0

S1

U2 16V8

1 2 3 4 5 6 7 8 9 11

12 13 14 15 16 17 18 19

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9

F0 F1 F2 F3 F4 F5 F6 F7

B1

C0

Y1 C2

Y2 A0

B3

Y3 C3

S0 A1

C1 B2 B0

Ngõ ra : [y0, y1, y2, y3]

(select = = ^b00)

ame

Module mod- -

BÀI 4: ABEL 83

Module mod- -

1 2 3 4 5 6 7 8 9 11

12 13 14 15 16 17 18 19

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9

F0 F1 F2 F3 F4 F5 F6 F7

G2

Y02 Y31 B2

Y21

Y22 G1

A1

A2

Y32

[1,0,0] -> [H,H,H,L]; [1,0,1] -> [H,H,L,H]; [1,1,0] -> [H,L,H,H]; [1,1,1] -> [L,H,H,H]; [0,X,X] -> [H,H,H,H];

test_vectors (inputs1-> outputs1) [1,0,0] -> [H,H,H,L]; [1,0,1] -> [H,H,L,H]; [1,1,0] -> [H,L,H,H]; [1,1,1] -> [L,H,H,H]; [0,1,0] -> [H,H,H,H];

Module mod- -

-5:

4

mode thanh ghi

U2 16V8

1 2 3 4 5 6 7 8 9 11

12 13 14 15 16 17 18 19

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9

F0 F1 F2 F3 F4 F5 F6

Q0

CK CL

0

Q

Cl Q Q Q Q

Q

Cl Q Q Q

Q

Cl Q Q

Q

.0.1.23

3

.0.12

2

.01

1

BÀI 4: ABEL 87trình

Sinh v

Câu 1:

Câu 2:

PACKAGE example_arithmetic IS

- Subprogram declaration

- Type, subtype declaration

- Constant, deferred constant declaration

- Signal declaration creates a global signal

PORT( A,B : IN BIT;

SUM,CARRY : OUT BIT);

attribute pinnum: string;

attribute pinnum of c: signal is "1,2,3";

attribute pinnum of d: signal is "6,5,4";

attribute pinnum of e: signal is "2";

END my_design;

BÀI 5: VHDL 93ARCHITECTURE

PORT( A,B : IN BIT;

SUM,CARRY : OUT BIT);

X1: XOR2 port map (A,B,SUM);

A1: AND2 port map (A,B,CARRY);

END HA_STRUCTURE;

trí

ENTITY HALF_ADDER IS

PORT( A,B : IN BIT;

SUM,CARRY : OUT BIT);

Ví

ENTITY HALF_ADDER IS

PORT( A,B : IN BIT;

SUM,CARRY : OUT BIT);

BÀI 5: VHDL 95-FF:

structure dataflow

behavior

ENTITY FULL_ADDER IS

PORT( A,B,CIN : IN BIT;

SUM, COUT : OUT BIT);

For A3: AND2

Use entity HS_LIB.AND2HS(AND2STR);

PORT MAP (HS_B => A1, HS_Z=>Z, HS_A => A0 );

End for;

For all : OR2

Use entity CMOS_LIB.OR2CMOS(OR2STR);

End for;

For others: AND2

Use entity WORK.A_GATE(A_GATE_BODY);

X1: XOR2 port map(A, B, S1);

X1: XOR2 port map(S1, Cin, SUM);

A1: AND2 port map(S2, A, B);

A2: AND2 port map(S3, B, Cin);

A3: AND2 port map(S4, A, Cin);

O1: OR2 port map(S2, S3, S5);

O2: OR2 port map(S3, B, Cin);

NAND_GATE port map(S4,S5,Cout);

END FA_STR;

BÀI 5: VHDL 99

Type STATE_TYPE is (HALT, READY, RUN, ERROR);

HALT< READY< RUN< ERROR

Variable STATE: STATE_TYPE;

Type

Function CODE (C: in INTEGER) return CODE_TYPE;

-

type LENGTH is range 0 to 1000;

type BYTE_INT is range 128 to 127;

type MY_INTEGER is range -2147483647 to 2147483647;

-

Type WORD is array (31 downto 0) of BIT;

Type RAM is array (1023 downto 0) of WORD;

Thay vì:

Type OTHER_RAM is array (1023 downto 0, 31 downto 0) of BIT

-

BÀI 5: VHDL 101

Architecture A of E is

Type CODE_TYPE is (NONE, DATA, STATMT) ;

Type ITEM_TYPE is record;

after và reject không

xác

wait forfor

BÀI 5: VHDL 103

Constant constant_name : type_name [:=value]

Constant rise_time : time :=10 ns;

Constant bus_width : integer :=8;

Type TAB2 is array (BIT, BIT) of BIT;

Constant

Signal Z, A, B : BIT;

Z <= AND_TAB (A,B);

Z <= CST1 when else S when B= CST2 else CST3;

Variable variable_name: type_name [:=value];

Variable CTRL_STATUS : BIT_VECTOR (10 DOWNTO 0);

BÀI 5: VHDL 105Entity MEMO_ONE is

Port ( DATA: in BIT_VECTOR (1 downto 0);

CLOCK :in BIT;

Signal clock: bit;

BÀI 5: VHDL 107

AN,

A and B nand C; (A and B) nand C;

Signal S, X, Y: BIT_VECTOR (1 downto 0);

Các t

is true is true is also true

BÀI 5: VHDL 109

là sll, srl, sla, sra, rol và ror

Phép chia "/", phép nhân "* mod rem

H

BÀI 5: VHDL 111

Signal <= a_waveform_with_one_item_and_without_delay_expression

waitwait

Wait until and

if

If CONDITION (l1, l2,l3) then RESULT <= DATA (l1, l2, l3);

End if;

ra

Type CODE_TYPE is (ADD, SUB, RST, INCX);

Subtype WORD is INTEGER range 0 to 3;

Signal CODE: CODE_TYPE;

RESULT <= DEFAULT_VALUE; default assignment

If CONDITION (l1, l2, l3) then RESULT <= DATA (l1, l2, l3, RESULT);

End if;

ra rõ ràng:

If CONDITION (l1, l2, l3)

then RESULT <= DATA (l1, l2, l3, RESULT);

else RESULT <= DEFAULT_VALUE;

End if;

luôn là TRUE

Process synchronous finite state machine with two states

Type T_STATE is (STOP, GO);

Variable STATE: T_STATE;

Begin

Wait until

Case STATE is variable STATE is read

before being target of assignment

when STOP => STATE:= GO;

when GO => STATE:= STOP;

end case;

End process;

S <= A;

Các phép gán tín

BÀI 5: VHDL 119Component.

Khi sa

Architecture SYNTHESIZABLE of DRIVE is

Signal ORDER: ORDER_TYPE;

Signal CONTROL: BIT;

Signal DATA_IN, DATA_OUT: BIT_VECTOR(1 to N);

for CONTROLER : CTRL use entity WORD.CTRL(A);

for OPERATIÊNG_PART:OPRT use entity WORD OPRT(A) generic map (N);

begin

two component instantiation statements

CONTROLER: CTRL port map(CONTROL, ORDER);

OPERATIVE_PART: OPRT port map (ORDER, DATA_IN, DATA_OUT);

End SYNTHESIZABLE;

-

-

resolved

P (A, B, C); concurent procedure call;

Process process equivalent to the previous concurent procedure call

Begin C is assumed to be an actual parameter of module out

Signal REG: REG_TYPE;

BEGIN

P_REG: process (DATA, CLK, RESET)

Begin

REG <= REG_TYPE (others

End if;

End process;

P_FOUND: process (REG)

Variable CPT: NATURAL range 0 to ERROR_NUMBER +1;

Begin

CPT := 0;

For l in range loop

If PATTERN(l) /= REG(l) then

BÀI 5: VHDL 127Trong các

(STD.STANDARD)

Signal l1, l2, SUM_l: INTEGER range 16 to 15;

Signal N1, N2, SUM_N: INTEGER range 0 to 47;

SUM_l <= l1 + l2;

SUM_N <= N1 + N2;

1 bit -1)

PORT (A, B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);

AeqB, AgtB, AltB :OUT STD_LOGIC);

END compare;

ARCHITECTURE behavior OF compare IS

BEGIN

WHEN WHEN WHEN END behavior;

BÀI 5: VHDL 131

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY priority IS

PORT (w :IN STD_LOGIC_VECTOR(3 DOWNTO 0);

y :OUT STD_LOGIC_VECTOR(1 DOWNTO 0);

END PROCESS;

Z <=0 WHEN w1 WHEN OTHERS;

END behavior;

có

En là ngõ vào cho phép

c

LIBRARY IEEE;

USE ieee.std_logic_1164.all;

ENTITY regn IS

GENERIC ( N : INTEGER := 16);

Port ( D, clock : IN std_logic_vector (N-1 DOWNTO 0);

Reset, clock : IN std_logic;

Q : OUT std_logic_vector (N-1 DOWNTO 0);

Port ( Reset, Clock, En : IN std_logic;

Q : OUT std_logic_vector (3 DOWNTO 0);

END upcount;

ARCHITECTURE behavior OF upcount IS

SIGNAL Count : STD_LOGIC_VECTOR (3 DOWNTO 0);

BEGIN

PROCESS (Clock, Reset)

BÀI 5: VHDL 135BEGIN

architecture state_machine of divby5 is

type StateType is (state0, state1, state2, state3, state4); signal p_s, n_s : StateType;

trúc

Câu 1:

trang web www.altera.com

Cú pháp:

Reg

Input, Output, Inout:

Cú pháp:

Input [msb:lsb] port ngõ vào

Output [msb:lsb] port ngõ ra

Module sample (b, e, c, a);

Output

BÀI 6: VERILOG 147f= a +c;

g= c n;

-3b001) = (3b111) và thì -1< 6

BÀI 6: VERILOG 149Endmodule

Assign

assign a = (g) ? x : y;

Assign a = ( inc = =2) ? a+1: a-1;

Tên [ ]

Cú pháp:

Module tên module (danh sách port);

Input [msb:lsb] danh sách port ngõ vào;

Output [msb:lsb] danh sách port ngõ ra;

Inout [ msb:lsb ] danh sách port vào_ ra;

Endmodule

Module add_sub(add, in1, in2, out);

Input[7:0 ] in1, in2;

Wire in1, in2;

Output [7:0] out;

Reg out;

Endmodule

BÀI 6: VERILOG 153

Cú pháp:

Module tên module (danh sách port);

Input [msb:lsb] danh sách port ngõ vào;

Output [msb:lsb] danh sách port ngõ ra;

Inout [ msb:lsb ] danh sách port vào_ ra;

Endmodule

Module add_sub(add, in1, in2, out);

Input[7:0 ] in1, in2;

Wire in1, in2;

Output [7:0] out;

Reg out;

Endmodule

BÀI 6: VERILOG 155endmodule

// module instantiations

wire [3:0] in1, in2;

wire [3:0] o1, o2;

and4 C1(in1, in2,o1);

intra_assignment delay:

Reg [6:0] sum; reg h, zilch;

Cú pháp:

Cú pháp:

For

- begin

BÀI 6: VERILOG 159K

Reg [7:0] opr1, opr2;

Function[16:0] decode add(instr)

Input [31:0] instr;

Reg add_func;

Reg [7:0] opcode, opr1, opr2;

BÀI 6: VERILOG 165always @(intruction) begin

{func, opr2, opr1}= decode_add (intruction);

Else begin

End

ích rõ

6.12 M T S VÍ D :

// Khai báo module

Input

Output

BÀI 6: VERILOG 167Reg

wire carry_out, carry_in;

wire[3:0] sum_out, ina, inb;

assign

{ carry_out, sum_out } = ina + inb + carry_in;

Endmodule

BÀI 6: VERILOG 169input w0, w1;

BÀI 6: VERILOG 171endcase

1 Tocci, Digital Systems, Prentice Hall 1985

2

Minh

BÀI 6: VERILOG 1734'b0110: led = 8'b10111110;

1 Tocci, Digital Systems, Prentice Hall 1985

2

Minh