thiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic sốthiết kế logic số VHDLthiết kế logic số VHDLthiết kế logic số VHDL VHDLthiết kế logic số VHDLthiết kế logic số VHDL
HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG KHOA ĐIỆN TỬ BÀI TẬP LỚN MƠN THIẾT KẾ LOGIC SỐ Nhóm 01 Thành viên nhóm: Phạm Thế Anh – B20DCDT017 Nguyễn Tiến Duy – B20DCDT037 Hà Nội, 2023 MỤC LỤC Câu 1: Viết chương trình mơ tả ghi bit (CLK, CLR, D) Viết testbench để kiểm tra hoạt động mạch 1.1 Mơ hình 1.2 Nguyên lý 1.3 Mô tả VHDL 1.4 Mô tả testbench 1.5 Code VHDL .6 1.6 Kết mô Câu 2: Viết chương trình nhị phân mơ tả đếm tiến nhị phân bit (CLK, CLR, Pause) dùng trigơ JK Viết testbench để kiểm tra hoạt động mạch 2.1 Mơ hình 2.2 Trigơ JK 2.3 Bộ đếm tiến nhị phân bit .15 Câu 3: Viết chương trình miêu tả đếm tiến BCD hiển thị led đoạn Anode chung (CLK, CLR, Pause) Viết testbench để kiểm tra hoạt động mạch 22 3.1 Lên ý tưởng thiết kế mạch 22 3.2 Thiết kế khối đếm tiến BCD .22 3.3 Thiết kế khối giải mã BCD sang led đoạn loại Anode chung 34 3.4 Kết hợp hai khối để tạo thành mạch hoàn chỉnh 40 Câu 4: Viết chương trình mơ tả hợp kênh 8:1 (Enable hoạt động mức thấp) Viết testbench để kiểm tra hoạt động mạch 46 4.1 Mơ hình 46 4.2 Nguyên lý .46 4.3 Mô tả VHDL 47 4.4 Mô tả testbench 48 4.5 Code VHDL 49 4.6 Kết mô 51 Câu 5: Viết mô tả VHDL (Entity Architecture) cho mạch Viết testbench để kiểm tra hoạt động mạch .52 5.1 Mơ tả mơ hình chung trigger D 52 5.2 Kết nối trigger D mô tả phần theo mạch cho 57 5.3 Phân tích hoạt động mạch 60 5.4 Viết testbench mô cho mạch 62 5.5 Kết mô phỏng: .64 Câu 1: Viết chương trình mơ tả ghi bit (CLK, CLR, D) Viết testbench để kiểm tra hoạt động mạch 1.1 Mơ hình 1.2 Ngun lý - Thanh ghi bit gồm: Đầu vào bit, đầu bit, xung Clock đầu vào tích cực cao, đầu vào Clear tích cực thấp - Hoạt động: Đầu vào bit xác định giá trị đầu bit tương ứng Mỗi xung Clock thay đổi trạng thái theo hướng tích cực cao đầu lập giá trị tương ứng đầu vào 0x00 tùy theo giá trị đầu vào Clear: Clear tích cực cao đầu đầu vào Clear tích cực thấp đầu 0x00 Clear D X X Q X 1.3 Mô tả VHDL - Register bit Chọn đơn vị thiết kế Entity Mô tả đơn vị thiết kế Port Kiểu liệu Hướng Kích thước D(dữ liệu vào) Q(dữ liệu ra) Clock Clear std_logic_vector std_logic_vector std_logic std_logic in out in in 8 1 entity reg8 is port( D: in std_logic_vector (7 downto 0); CLK: in std_logic; CLR: in std_logic; Q: out std_logic_vector (7 downto 0):=(others => '0') ); end reg8; - Tạo process cho entity Register bit có hành vi: Phát trạng thái xung Clock, tiếp tục xử lý tích cực cao if rising_edge(CLK) then Kiểm tra trạng thái chân Clear sử dụng lệnh if Xác định đầu theo trường hợp: Clear = Q = 0x00 Clear = Q = D if CLR = '0' then Q '0'); else Q '0'); signal Q : std_logic_vector (7 downto 0) := (others => '0'); signal CLK : std_logic; signal CLR : std_logic := '1'; begin Register8 : reg8 port map ( D => D, CLK => CLK, CLR => CLR, Q => Q ); - Các process mô phỏng: Clock: lật trạng thái 100 ns Đầu vào: Gán D 0x01, chờ 200 ns Gán D 0x80, chờ 200 ns Gán Clear 0, chờ vô CLK_PROCESS: process begin CLK CLR, Q => Q ); CLK_PROCESS: process begin CLK