thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số thiết kế logic số
BỘ THÔNG TIN VÀ TRUYỀN THÔNG HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG BÁO CÁO BÀI TẬP LỚN MƠN THIẾT KẾ LOGIC SỐ Giảng viên : Trần Thị Thúy Hà Nhóm : 20 Sinh viên : Nguyễn Đức Thắng – B20DCDT205 Nguyễn Tiến Dũng – B20DCDT032 Hà Nội -2023 LỜI NÓI ĐẦU Ngày nay, với phát triển vượt bậc ngành khoa học nhằm mục đích phục vụ lợi ích cho người Kĩ thuật điện tử lĩnh vực có đóng góp lớn việc nâng cao cải thiện đời sống người với phương pháp thiết kế mạch điện tử sáng tạo sử dụng rộng rãi Trong kì học này, mơn Thiết kế Logic số mà học viện lựa chọn giúp chúng em tiếp xúc với ngôn ngữ VHDL hãng Xilinx – hãng sản xuất chip bán dẫn hàng đầu giới sáng tạo Sau khoảng thời gian học tập, trau dồi tích lũy kiến thức học viện tập lớn lần hội cho chúng em vận dụng lí thuyết học vào thực thiết kế mạch logic mô Cảm ơn cô Trần Thị Thúy Hà đồng hành với chúng em khoảng thời gian qua Nếu báo cáo có thiếu xót hay chưa mong hướng dẫn góp ý để bọn em khắc phục cho tương lai MỤC LỤC LỜI NÓI ĐẦU MỤC LỤC .2 Bài 1: .2 Cơ sở lý thuyết 2.Dưới vhdl mã testbench tương ứng mạch tạo mã hamming (7,4): 3.Dưới mã vhdl testbench tương ứng mạch giải mã haming: Bài 2: .22 Cơ sở lí thuyết 22 Áp dụng cho code VHDL 23 2.1 Code chương trình 23 2.2 Code testbench .25 Bài 3: 31 1.Cơ sở lí thuyết 31 2.Áp dụng cho code VHDL .31 2.1.Code chương trình 31 2.2.Code testbench .36 Bài 4: 39 Cơ sở lí thuyết 39 2.Áp dụng code VHDL 40 2.1.Code chương trình 41 2.2.Code testbench 45 Bài : 50 Cơ sở lí thuyết 50 2.Áp dụng code VHDL 51 2.1 Code chương trình 51 2.2 Code cho Trigger JK 52 2.3.Code testbench .54 Bài 1: Viết chương trình mơ tả mạch tạo mã giải mã Hamming Viết testbench để kiểm tra hoạt động mạch Cơ sở lý thuyết Ở ,em tạo mã giải mã hamming chẵn (7,4) sau : Đầu tiên , với mạch tạo mã từ bit D1,D2,D3,D4 , tạo mã hamming chẵn hamming bit D4D3D2P2D1P1P0 thỏa mãn :P0=D1 XOR D2 XOR D4, P1=P1 XOR D1 XOR D3 XOR D4 ,P2 =P2 XOR D2 XOR D3 XOR D4 Thứ hai, với mạch giải mã : em xét lỗi bit đầu vào 7bit s2s1s0 s2s1s0 =000 mã khơng có lỗi s2s1s0 =001 mã có lỗi bit vị trí thứ , s2s1s0 =010 mã có lỗi vị trí thứ , s2s1s0 =011 lỗi vị trí thứ , s2s1s0 =100 mã có lỗi vị trí thứ , s2s1s0 =101 mã có lỗi vi trí thứ , s2s1s0 =110 => mã có lỗi vị trí thứ , s2s1s0 =111, mã có lỗi vị trí thứ 2.Dưới vhdl mã testbench tương ứng mạch tạo mã hamming (7,4): library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Hamming is Port ( D : in STD_LOGIC_VECTOR(4 downto 1); H : out STD_LOGIC_VECTOR(7 downto 1)); end Hamming; architecture Behavioral of Hamming is begin Mã hóa Hamming (7,4) process(D) variable p0, p1, p2: STD_LOGIC; begin p0 := D(1) XOR D(2) XOR D(4); p1 := D(1) XOR D(3) XOR D(4); p2 := D(2) XOR D(3) XOR D(4); H D, H => H); N?i chân process begin for i in to 15 loop t?O vịng lap cho tín hi?u vào d case i is when => D D D D D D D D K ); process begin for i in to 127 loop case i is when 0=> M M M M M M M M M M