Thiết kế bộ chuyển đổi giao thức axi apb i2c

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH ĐỒ ÁN TỐT NGHIỆP NGÀNH CNKT ĐIỆN TỬ VIỄN THÔNG THIẾT KẾ BỘ CHUYỂN ĐỔI GIAO THỨC AXI – APB – I2C GVHD: THS LÊ MINH THÀNH SVTH : PHẠM HIẾU HẠNH CAO ĐẠO CƯỜNG SKL011195 Tp Hồ Chí Minh, tháng 7/2023 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ BỘ CHUYỂN ĐỔI GIAO THỨC AXI – APB – I2C PHẠM HIẾU HẠNH MSSV: 19161019 CAO ĐẠO CƯỜNG MSSV: 19161085 Ngành: CNKT Điện tử Viễn thông GVHD: ThS LÊ MINH THÀNH Tp Hồ Chí Minh, tháng năm 2023 CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc *** Tp Hồ Chí Minh, ngày 02 tháng 03 năm 2023 NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP Chapter Họ tên sinh viên 1: Phạm Hiếu Hạnh Họ tên sinh viên 2: MSSV: 19161019 Cao Đạo Cường MSSV: 19161085 Ngành: Công nghệ kỹ thuật điện tử - Viễn thông Lớp: 19161CLVT1A, 19161CLVT2B Giảng viên hướng dẫn: ThS Lê Minh Thành Ngày nhận đề tài: 02/03/2023 Ngày nộp đề tài: 13/06/2023 Tên đề tài: Thiết kế chuyển đổi giao thức AXI – APB – I2C Các số liệu, tài liệu ban đầu: Kiến thức môn học Kỹ thuật số, Thiết kế hệ thống vi mạch tích hợp báo, nghiên cứu khoa học có liên quan Nội dung thực đề tài: Từ yêu cầu mục tiêu đề ra, người thực “Thiết kế chuyển đổi giao thức AXI – APB – I2C” thông qua kịch nhằm làm rõ thiết kế hệ thống thông qua ngôn ngữ mô tả phần cứng Verilog quan sát kết mô dạng sóng Từ người thực đưa kết luận ưu điểm, hạn chế hệ thống đề hướng phát triển đề tài TRƯỞNG NGÀNH GIẢNG VIÊN HƯỚNG DẪN i LỜI CẢM ƠN Lời đầu tiên, nhóm thực đề tài xin gửi lời cảm ơn chân thành đến quý thầy cô, giảng viên trường Đại Học Sư Phạm Kỹ Thuật Thành phố Hồ Chí Minh nói chung q thầy khoa Đào tạo Chất lượng cao nói riêng giảng dạy truyền đạt kiến thức quý báu tạo tiền đề cho nhóm thực đồ án Nhóm thực đề tài xin chân thành cảm ơn giảng viên hướng dẫn thầy Lê Minh Thành tận tâm dẫn hỗ trợ nhóm suốt q trình thực đề tài, kịp thời đưa phương án để nhóm hoàn thành đề tài mục tiêu đề Nhóm xin cảm ơn bạn lớp Điện tử Viễn thơng khố K19 hỗ trợ nhiệt tình ln sẵn sàng chia sẻ kiến thức và giúp đỡ trình học tập Trong q trình thực và hoàn thành đề tài, nhóm khơng thể tránh khỏi thiếu sót Vì vậy, nhóm mong nhận lời đánh giá và đóng góp ý kiến q thầy để đề tài cải thiện phát triển tương lai Xin chân thành cảm ơn! ii TÓM TẮT ĐỀ TÀI Sự phát triển công nghệ vi mạch bán dẫn cho phép việc tích hợp ngày nhiều transistor đơn vị diện tích, dẫn đến mật độ chip ngày càng tăng, mạch tích hợp ngày nhỏ Tuy nhiên, việc tích hợp này đặt vấn đề cho việc truyền liệu đến khối chức nào để đảm bảo liệu không bị trễ mát Để giải vấn đề này, phương thức truyền liệu xuất theo dạng điểm - điểm, bus hay mạng chip Trong phương thức truyền liệu, giao thức truyền bus sử dụng phổ biến tính đơn giản thuận tiện Các giao thức này giúp đơn giản hoá việc phát triển kết nối nhiều xử lý với số lượng lớn khối điều khiển khối ngoại vi thiết bị hệ thống nhúng IoT, di động thông minh Với mong muốn thiết kế cầu giao thức chuyển đổi từ bus tốc độ cao AXI sang đến ngoại vi I2C, người thực chọn hướng nghiên cứu “Thiết kế chuyển đổi giao thức AXI – APB – I2C” nhằm tạo cầu nối cho AXI – APB – I2C để truyền liệu trực tiếp từ máy tính ngoại vi I2C Đề tài triển khai thông qua mô ngôn ngữ mô tả phần cứng Verilog phần mềm Xilinx Vivado để thực thi cầu nối giao thức AXI – APB – I2C với tốc độ khác Đề tài thực theo yêu cầu kỹ thuật mong muốn, đảm bảo giao giao thức AXI, APB, I2C qua q trình mơ dạng sóng tín hiệu để kiểm tra tất chế độ hoạt động chức logic Tuy nhiên, thời gian thực có hạn nên người thực dừng lại mức thiết kế mơ kiểm tra dạng sóng mà chưa thể kiểm chứng kit thực iii MỤC LỤC NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP i LỜI CẢM ƠN ii TÓM TẮT ĐỀ TÀI iii MỤC LỤC iv DANH MỤC CÁC TỪ VIẾT TẮT vi DANH MỤC CÁC BẢNG BIỂU vii DANH MỤC CÁC HÌNH ẢNH viii CHƯƠNG 1: TỔNG QUAN 1.1 GIỚI THIỆU 1.2 MỤC TIÊU ĐỀ TÀI 1.3 GIỚI HẠN ĐỀ TÀI 1.4 BỐ CỤC ĐỀ TÀI CHƯƠNG 2: CƠ SỞ LÝ THUYẾT 2.1 GIAO THỨC AXI 2.1.1 Cấu trúc phân kênh giao thức AXI 2.1.2 Cơ chế bắt tay hai chiều AXI 2.1.3 Cơ chế burst chuyển đổi giao thức AXI 10 2.2 GIAO THỨC APB 14 2.3 GIAO THỨC I2C 16 2.3.1 Định dạng khung liệu giao tiếp I2C 17 2.3.2 Các chế độ chủ - tớ giao thức I2C 19 CHƯƠNG 3: THIẾT KẾ HỆ THỐNG 21 3.1 YÊU CẦU THIẾT KẾ 21 3.2 SƠ ĐỒ KHỐI 21 3.3 THIẾT KẾ CÁC KHỐI 22 3.3.1 Thiết kế cầu AXI – APB 22 3.3.2 Thiết kế cầu APB – I2C 31 3.3.3 Thiết kế khối giải mã địa 59 CHƯƠNG 4: KẾT QUẢ THỰC HIỆN 60 4.1 PHƯƠNG PHÁP THỰC HIỆN MÔ PHỎNG 60 4.1.1 Sử dụng APB AXI giả lập: 60 4.1.2 Mô I2C: 62 iv 4.2 KẾT QUẢ MÔ PHỎNG 63 4.2.1 Kết mô cầu AXI – APB 63 4.2.2 Kết mô cầu APB - I2C 68 4.2.3 Kết đánh giá tài nguyên thiết kế 76 CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 79 5.1 KẾT LUẬN 79 5.2 HƯỚNG PHÁT TRIỂN 79 TÀI LIỆU THAM KHẢO 80 PHỤ LỤC MÃ NGUỒN 81 v DANH MỤC CÁC TỪ VIẾT TẮT AMBA: Advanced Microcontroller Bus Architecture AXI: Advanced eXtensible Interface APB: Advanced Peripheral Bus CPU: Central Processing Unit LSB: Least Significant Bits FIFO: First In First Out FPGA: Field Programmable Gate Arrays vi DANH MỤC CÁC BẢNG BIỂU Bảng 2.1: Tốc độ truyền I2C 17 Bảng 3.1: Các chân tín hiệu cầu AXI – APB 23 Bảng 3.2: Các chân tín hiệu giao tiếp APB – I2C 33 Bảng 3.3: Các ghi khối APB – I2C 36 Bảng 3.4: Các chân tín hiệu giao tiếp APB – I2C Controller 37 Bảng 4.1 Các trường hợp thử cho cầu AXI - APB 63 Bảng 4.2 Các trường hợp thử cho cầu APB - I2C 69 Bảng 4.3: Thông số phần cứng sau tổng hợp DC Compile 77 vii DANH MỤC CÁC HÌNH ẢNH Hình 1.1: Các chuẩn giao thức AMBA qua hệ Hình 1.2: Sơ đồ khối cầu nối AXI 4.0 đến APB Hình 1.3: Sơ đồ khối cầu nối AXI - APB Hình 2.1: Giao diện giao tiếp kết nối bus giao thức AXI Hình 2.2: Các kênh interface AXI Hình 2.3: Chuyển đổi đọc giao thức AXI Hình 2.4: Chuyển đổi ghi giao thức AXI Hình 2.5: Cơ chế bắt tay hai chiều giao thức AXI Hình 2.6: Cơ chế bắt tay hai chiều AXI Hình 2.7: Sự phụ thuộc tín hiệu bắt tay chuyển giao đọc Hình 2.8: Sự phụ thuộc tín hiệu bắt tay chuyển giao ghi Hình 2.9: Kênh đọc liệu 10 Hình 2.10: Kênh truyền liệu 11 Hình 2.11: Kích thước liệu tương ứng với giá trị AxSIZE 12 Hình 2.12: Các loại burst tương ứng với giá trị AxBURST 13 Hình 2.13: Các loại phản hồi tương ứng với giá trị RRESP/BRESP 13 Hình 2.14: Chuyển giao ghi giao thức APB 15 Hình 2.15: Chuyển giao đọc giao thức APB 15 Hình 2.16: Sơ đồ trạng thái hoạt động giao thức APB 16 Hình 2.17: Kết nối APB bus 16 Hình 2.18: Cấu trúc khung liệu giao thức I2C 17 Hình 2.19: Quá trình truyền nhận liệu giao thức I2C 18 Hình 2.20: Trường hợp lặp lại điều kiện bắt đầu 18 Hình 3.1: Sơ đồ khối tổng quát thiết kế 21 Hình 3.2: Sơ đồ khối tổng quát thiết kế cầu AXI – APB 22 Hình 3.3: Sơ đồ kết nối khối COMMAND 27 Hình 3.4: Khối đọc liệu READ 28 Hình 3.5: Sơ đồ khối ghi liệu WRITE 29 Hình 3.6: Sơ đồ khối APB interface 31 viii Người thực bắt đầu ghi liệu vào FIFO truyền để chủ muốn nhận truyền từ FIFO truyền tới chủ đường SDA Việc ghi liệu vào FIFO truyền để chủ muốn nhận truyền từ fifo truyền tới chủ đường SDA Những tín hiệu ngõ giải mã địa APB – I2C ngõ vào I2C_master Sau vào khối I2C_master, tổ hợp tín hiệu psel, pwrite penable đồng nghĩa với việc cho phép ghi vào ghi khối I2C_master hình 4.17 • apb_se = 2’h1, Cho phép I2C_master hoạt động • apb_con = 7’h07, cấu hình thiết bị chủ, xóa FIFO truyền FIFO nhận • apb_tadd=7’h55, cấu hình địa thiết bị tớ là 7’h55 • apb_ie = 3’h7, cấu hình cho phép tất loại ngắt hoạt động Sau cho tớ truyền hết liệu vào FIFO truyền I2C_slave, tiến hành dùng I2C_master để nhận liệu truyền đường SDA Hình 4.17: Thiết lập ghi trạng thái điều khiển I2C Tín hiệu apb_data truyền vào FIFO truyền I2C_slave Thời điểm ban đầu, chưa có giá trị FIFO truyền tín hiệu txff_empty =1 báo hiệu FIFO không chứa liệu, đồng thời txff_wptr = 0, lần ghi giá trị vào fifo trỏ tăng lên Khi truyền đầy vào fifo truyền I2C_slave tín hiệu txff_full lên Sau đó, I2C_master nhận giá trị truyền từ I2C_slave truyền đường SDA FIFO nhận I2C_master Mỗi lần ghi giá trị vào fifo nhận rxff_memory Giá trị rxff_wptr tăng thêm hình 4.15 Hình 4.18: Quá trình nhận liệu chủ lưu vào fifo I2C Khi giá trị theo đường SDA truyền liệu từ I2C_Slave I2C_master đầy FIFO nhận làm cho tín hiệu rxff_full = báo FIFO đầy 75 Khi bắt đầu đọc từ FIFO nhận ngõ RDATA cầu AXI hình 4.16 • Tại thời điểm T0: sử dụng AXI model để kéo ARVALID =1, đồng thời gửi thêm thông tin chuyển giao với địa đọc và đợi AREADY tích cực Hai tín hiệu lên mức 1, bắt tay theo giao thức AXI • Tại thời điểm T1: Các tín hiệu psel, pwrite[0], penable, pready pslverr thực việc đọc liệu từ FIFO truyền • Tại thời điểm T2: Dùng AXI model để kéo RREADY =1 và đợi tín hiệu RVALID lên Lúc tín hiệu bắt tay theo giao thức AXI, cho phép đọc giá trị prdata từ khối APB và đưa ngõ RDATA, RLAST =1 báo hiệu kết thúc chuyển đổi, rxff_full chuyển từ báo fifo khơng cịn đầy Hình 4.19: Quá trình đọc liệu từ I2C AXI 4.2.3 Kết đánh giá tài nguyên thiết kế Hình 4.20: Báo cáo định thời thiết kế tổng hợp DC Compile 76 Khi tổng hợp phần mềm DC Compile với thư viện sử dụng TSMC 65nm, ta thấy tổng diện tích sử dụng thiết kế 13531.2, với diện tích phần mạch tổ hợp 6527.52 diện tích phần mạch tuần tự là 7003.67 hình 4.20 DC Compile tần số 100MHz sử dụng công nghệ 65nm cho thấy công suất sử dụng thiết kế hình 4.21 Hình 4.21: Báo cáo công suất thiết kế tổng hợp DC Compile Để đánh giá khách quan định thời diện tích công suất thiết kế, người thực sử dụng thư viện tổng hợp với tiến trình 65nm 45nm tần số hoạt động xung clock 10MHz bảng 4.1 Bảng 4.3: Thông số phần cứng sau tổng hợp DC Compile Thư viện Diện tích (nm2) Công suất (𝜇m) Định thời (ns) Tần số lớn (MHz) scadv12_cln65lp_hvt_ff_1p32v_0c (TSMC 65nm) 13531.2 89.3 0.21 49.16 NangateOpenCellLibrary_typical (OpenLib 45nm) 5542.90 170 0.31 49.75 Qua kết đánh giá, người thực nhận thấy có sự khác thay đổi thư viện tổng hợp, thư viện có tiến trình 45nm sử dụng diện tích thiết kế so với thư viện có tiến 77 trình 65nm Đồng thời với tiến trình 45nm có tần số hoạt động lớn so với tiến trình 65nm Tuy nhiên, cơng suất tiến trình 45nm tiêu thụ cao so với tiến trình 65nm việc giảm tiến trình làm cơng suất tăng lên 78 CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 5.1 KẾT LUẬN Đề tài “Thiết kế cầu giao thức chuyển đổi AXI – APB – I2C” thiết kế ngôn ngữ mô tả phần cứng Verilog thực theo yêu cầu kỹ thuật mong muốn, đảm bảo giao giao thức AXI, APB, I2C Q trình mơ dạng sóng tín hiệu Vivado kiểm tra tất chế độ hoạt động chức logic lõi IP Do thời gian thực đề tài có hạn nên người thực dừng lại mức thiết kế kiểm tra dạng sóng Nếu có điều kiện thời gian sự hỗ trợ phần mềm, người thực chưa thể kiểm chứng thiết kế UVM để phát lỗi ẩn tồn thiết kế chưa kiểm tra hoạt động thực tế thiết kế cách chạy thử kit FPGA 5.2 HƯỚNG PHÁT TRIỂN Ngoài việc thực thiết kế cầu chuyển đổi giao thức AXI – APB – I2C, đề tài phát triển, mở rộng ngoại vi khác UART, GPIO, SPI, Quad UART, CAN,… ngoại vi kết nối với bên ngoài, mở rộng kết nối bên khác như: truy cập trực tiếp nhớ không qua vi xử lý DMA, giao thức JTAG cho việc debug, giao thức AXI-AXI,… từ hoàn thành việc phát triển CPU hoàn chỉnh Áp dụng giải thuật rút gọn Folding, Unfolding, Retiming… để tối ưu hóa số lượng đường tín hiệu Với cầu APB - I2C, người thực phát triển I2C chế độ Multi Master – Multi Slave, nhằm hỗ trợ cho việc có nhiều chủ tham gia truyền liệu Với cầu AXI – APB, người thực phát triển thêm chức Multi Master cách thêm phân xử Arbiter nhằm phân xử chủ tham gia truyền liệu 79 TÀI LIỆU THAM KHẢO [1] Santhi Priya Sarekokku, K.Rajasekhar, "Design And Implementation Of APB Bridge Based On AMBA AXI 4.0," International Journal of Engineering Research & Technology, vol 1, no 9, 2012 [2] Dương Minh Trí, Nguyễn Hồng Kỳ Anh, Nguyễn Chí Phúc, Nguyễn Đinh Cao Tú, Trần Minh Trí, Huỳnh Hoàng Hà, Đỗ Duy Tân, "Thiết kế thi công truyền nhận theo giao thức I2C," in Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021), TP Hồ Chí Minh, 2021 [3] "Design and verification of AXI - APB bridge using System Verilog," Jour of Adv Research in Dynamical & Control Systems, vol 10, no 6, 2018 [4] "[BUS][Bài 1] Tổng quan giao thức AMBA - AXI," [Online] Available: https://nguyenquanicd.blogspot.com/2018/08/busbai-1-giao-thuc-amba-axi.html [5] "Giới thiệu chuẩn giao tiếp I2C," [Online] Nguồn: https://dientuviet.com/gioithieuchuan-giao-tiep-i2c/ [6] "AMBA APB Protocol Specification," https://developer.arm.com/documentation/ihi0024/c/?lang=en [Online] Available: [7] "Giao tiếp I2C," [Online] Available: https://deviot.vn/blog/giao-tiep-i2c.05019305 [8] Rohita P Patil, Pratima V Sangamkar, "A Review of System-On-Chip Bus Protocols," International Journal of Advanced Research in Electrical, Electronics and Instrumentation Engineering, vol 4, no 1, 2015 80 PHỤ LỤC MÃ NGUỒN `timescale 1ns/1ps module top (); wire clk; wire reset; wire[7:0] AWID; wire[15:0] AWADDR; wire[7:0] AWLEN; wire[2:0] AWSIZE; wire AWVALID; wire[31:0] WDATA; wire[3:0] WSTRB; wire WLAST; wire WVALID; wire BREADY; wire[7:0] ARID; wire[15:0] ARADDR; wire[7:0] ARLEN; wire[2:0] ARSIZE; wire ARVALID; wire[31:0] prdata; wire[7:0] prdata_s; wire[7:0] prdata_i2c; wire pslverr; wire pslverr_i2c; wire pready; wire pready_i2c; wire pready_s; wire RREADY; 81 wire AWREADY; wire WREADY; wire [7:0] BID; wire [1:0] BRESP; wire BVALID; wire ARREADY; wire [7:0] RID; wire [31:0] RDATA; wire [1:0] RRESP; wire RLAST; wire RVALID; wire irq; wire irq_s; wire sda,scl; //apb slaves wire psel; wire psel_i2c; wire psel_s; wire [3:0] pstrb_i2c; wire penable; wire penable_i2c; wire penable_s; wire pwrite; wire pwrite_i2c; wire pwrite_s; wire [15:0] paddr; wire [7:0] paddr_out; wire [7:0] paddr_s; wire wire [31:0] pslverr_s; pwdata; 82 wire [7:0] pwdata_i2c; wire [7:0] pwdata_s; wire [2:0] AWPROT; wire [2:0] ARPROT; wire [1:0] AWBURST; wire [1:0] ARBURST; wire [3:0] awcache; wire [3:0] awqos; wire [3:0] arcache; wire [3:0] arqos; wire wire AWLOCK; int_if; wire int_if_1; axi2apb bridge ( clk(clk), reset(reset), AWID(AWID), AWADDR(AWADDR), AWLEN(AWLEN), AWSIZE(AWSIZE), AWVALID(AWVALID), AWREADY(AWREADY), WDATA(WDATA), WSTRB(WSTRB), WLAST(WLAST), WVALID(WVALID), WREADY(WREADY), 83 .BID(BID), BRESP(BRESP), BVALID(BVALID), BREADY(BREADY), ARID(ARID), ARADDR(ARADDR), ARLEN(ARLEN), ARSIZE(ARSIZE), ARVALID(ARVALID), ARREADY(ARREADY), RID(RID), RDATA(RDATA), RRESP(RRESP), RLAST(RLAST), RVALID(RVALID), RREADY(RREADY), psel(psel), penable(penable), pwrite(pwrite), paddr(paddr), pwdata(pwdata), prdata(prdata), pslverr(pslverr), pready(pready) ); addr_decoder ad ( pclk(clk), presetn(reset), pwrite(pwrite), 84 .pwrite_i2c(pwrite_i2c), psel(psel), psel_i2c(psel_i2c), penable(penable), penable_i2c(penable_i2c), paddr(paddr), paddr_out(paddr_out), pwdata(pwdata), pwdata_i2c(pwdata_i2c), pready(pready), pready_i2c(pready_i2c), pslverr(pslverr), pslverr_i2c(pslverr_i2c), prdata(prdata), prdata_i2c(prdata_i2c), ); i2c_core i2c_slave(.prdata(prdata_s), sda (sda), scl (scl), i2c_if(irq_s), pwrite (pwrite_s), pwdata (pwdata_s), psel (psel_s), prst_n (reset), penable (penable_s), pclk (clk), paddr (paddr_s), pready (pready_s), 85 .pslverr(pslverr_s) ); i2c_core i2c_master(.prdata(prdata_i2c), i2c_if(irq), sda (sda), scl (scl), pwrite (pwrite_i2c), pwdata (pwdata_i2c), psel (psel_i2c), prst_n (reset), penable (penable_i2c), pclk (clk), paddr (paddr_out), pready (pready_i2c), pslverr(pslverr_i2c) ); cpu_model model_i2c_s (.psel(psel_s), penable(penable_s), pwrite(pwrite_s), pwdata(pwdata_s), prdata(prdata_s), paddr(paddr_s), pready(pready_s), pstrb(pstrb_i2c), pclk(clk), presetn(reset)); master_model model( clk(clk), 86 .rst(reset), awready(AWREADY), wready(WREADY), buser(buser), bvalid(BVALID), arready(ARREADY), rlast(RLAST), ruser(ruser), rvalid(RVALID), bid(BID), rid(RID), bresp(BRESP), rresp(RRESP), rdata(RDATA), awid(AWID), awlen(AWLEN), arid(ARID), arlen(ARLEN), awaddr(AWADDR), wdata(WDATA), araddr(ARADDR), awsize(AWSIZE), awprot(AWPROT), arsize(ARSIZE), arprot(ARPROT), awburst(AWBURST), arburst(ARBURST), awlock(AWLOCK), awuser(awuser), awvalid(AWVALID), 87 .wlast(WLAST), wuser(wuser), wvalid(WVALID), bready(BREADY), arlock(ARLOCK), arvalid(ARVALID), rready(RREADY), awcache(awcache), awqos(awqos), wstrb(WSTRB), aruser(aruser), arcache(arcache), arqos(arqos)); system_signals sys (.sys_clk(clk), sys_reset(reset)); endmodule 88 S K L 0