Bài giảng môn Kiến trúc máy tính: Chương 3 - Chức năng và kết nối máy tính

1 + Chương Chức kết nối máy tính + NỘI DUNG Các thành phần máy tính Chức máy tính Chu kỳ Truy xuất Thực thi Gián đoạn Chức I/O Cấu trúc kết nối Kết nối bus Cấu trúc Bus Đa Bus Các yếu tố thiết kế bus Kết nối điểm-điểm QPI PCI Express Các thành phần máy tính  Máy tính đại ngày phát triển dựa thiết kế John von Neumann Viện nghiên cứu cao cấp Princeton  Được gọi kiến trúc Von Neumann dựa ba khái niệm chính:  Dữ liệu lệnh lưu trữ nhớ đọc-ghi  Nội dung nhớ đánh địa theo vị trí mà không quan tâm đến kiểu liệu  Thi hành lệnh cách (trừ thay đổi rõ ràng)  Chương trình nối cứng (Hardwired program)  Kết trình kết nối thành phần khác theo cấu hình mong muốn Khái niệm chương trình • Hệ thống mạch nối cứng khơng linh hoạt • Phần cứng đa thực nhiều tác vụ khác nhau, tạo tín hiệu điều khiển + Phần mềm  Phần mềm (Software)  Một chuỗi mã câu lệnh  Một phận phần cứng làm chức phiên dịch lệnh tạo tín hiệu điều khiển  Đưa chuỗi mã cho chương trình khác thay lại dây nối phần cứng Các thành phần  Bộ xử lý  Trình biên dịch lệnh  Module  Các logic số học đa thành phần xuất nhập I/O  Module nhập: Bao gồm thành phần cho việc nhận vào liệu lệnh; chuyển đổi chúng thành dạng tín hiệu sử dụng bên hệ thống  Module  Bộ xuất: Công cụ để thị kết nhớ để lưu trữ mã kết tạm thời Bộ nhớ Thanh ghi địa nhớ (MAR) • Chỉ rõ địa lệnh đọc hay ghi nhớ Thanh ghi liệu nhớ (MBR) • Chứa liệu ghi vào nhớ nhận liệu đọc từ nhớ Thanh ghi địa vào (I/OAR) • Định rõ thiết bị I/O cụ thể Thanh ghi đệm vào (I/OBR) • Sử dụng để trao đổi liệu module I/O CPU CPU Main Memory PC MAR IR MBR System Bus Instruction Instruction Instruction I/O AR Execution unit Data Data Data I/O BR Cấu tạo Data máy tính: I/O Module n–2 n–1 Nhìn từ Buffers PC IR MAR MBR I/O AR I/O BR = = = = = = Program counter Instruction register Memory address register Memory buffer register Input/output address register Input/output buffer register xuống Chức máy tính + Chức máy tính thực thi chương trình! 10 Chu kỳ lệnh  Thực thi chương trình lặp lại trình thực chu kì lệnh  bước:  Truy xuất  Thi hành START Fetch Cycle Execute Cycle Fetch Next Instruction Execute Instruction HALT QPI Kết nối đường dẫn nhanh (Quick Path Interconnect)  Được giới thiệu vào năm 2008  Nhiều kết nối trực tiếp  Các kết nối cặp trực tiếp tới thành phần khác giúp loại bỏ việc phân xử thường thấy hệ thống truyền dẫn chia sẻ  Kiến trúc giao thức phân lớp  Các kết nối xử lý sử dụng kiến trúc giao thức phân lớp không đơn giản sử dụng tín hiệu điều khiển thường thấy xếp bus chia sẻ  Truyền liệu đóng gói  Dữ liệu gửi thành chuỗi gói chứa tiêu đề điều khiển (header) mã kiểm soát lỗi 44 QPI I/O Hub PCI Express I/O device DRAM Core D DRAM Core C I/O device I/O device DRAM Core B I/O device Core A DRAM I/O Hub Memory bus 45 Cấu hình chip đa nhân sử dụng QPI 46 Các lớp QPI Packets Protocol Protocol Routing Routing Link Physical Flits Phits Figure 3.21  QPI Layers Link Physical 47 Lớp liên kết QPI   Thực hai chức chính: điều khiển luồng điều khiển lỗi  Vận hành cấp flit  Mỗi flit gồm tải tin 72bit mã kiểm soát lỗi 8-bit gọi cyclic redundancy check (CRC)  Chức điều khiển luồng  Cần thiết để đảm bảo thực thể QPI gửi không áp đảo thực thể QPI nhận cách gửi liệu nhanh khả xử lý liệu xoá đệm để nhiều liệu đến phía nhận Chức điều khiển lỗi  Phát khắc phục lỗi bit, tránh cho lớp cao gặp lỗi bit + 48 Lớp Giao thức Định tuyến QPI Lớp Định tuyến   Được sử dụng để xác định đường mà gói qua kết nối hệ thống có sẵn Xác định phần sụn mơ tả đường dẫn mà gói tin theo Lớp Giao thức  Gói (packet) đơn vị truyền  Một chức quan trọng thực lớp giao thức liên kết nhớ cache - đảm bảo giá trị nhớ giữ nhiều cache phù hợp  Một tải gói liệu điển hình khối liệu gửi đến từ nhớ cache + 49 Kết nối thiết bị ngoại vi Peripheral Component Interconnect (PCI)    Một bus băng thơng cao, độc lập với xử lý, hoạt động bus ngoại vi Cung cấp hiệu suất hệ thống tốt cho hệ thống I / O tốc độ cao Nhóm quan tâm đặc biệt PCI (Special Interest Group - SIG)   Được tạo để phát triển trì tính tương thích đặc tính PCI PCI Express (PCIe)  Cơ chế kết nối điểm-điểm nhằm thay chế dựa bus PCI  Yêu cầu dung lượng cao để hỗ trợ nhu cầu thiết bị I / O tốc độ liệu cao hơn, Gigabit Ethernet  Một yêu cầu khác phải hỗ trợ luồng liệu phụ thuộc thời gian Core Cấu hình PCIe Gigabit Ethernet Core PCIe Memory Chipset PCIe–PCI Bridge PCIe Memory PCIe PCIe PCIe Legacy endpoint PCIe Switch PCIe endpoint PCIe PCIe endpoint PCIe endpoint + 51 Các lớp giao thức PCIe Transaction Data Link Physical Transaction layer packets (TLP) Data link layer packets (DLLP) Transaction Data Link Physical Figure 3.25  PCIe Protocol Layers + 52 Phân phối đa đường PCIe B4 B0 128b/ 130b PCIe lane B5 B1 128b/ 130b PCIe lane B6 B2 128b/ 130b PCIe lane B7 B3 128b/ 130b PCIe lane byte stream B7 B6 B5 B4 B3 B2 B1 B0 Figure 3.26 PCIe Multilane Distribution + Lớp giao dịch PCIe Transaction Layer (TL)  Nhận yêu cầu đọc ghi từ phần mềm phía TL tạo gói tin yêu cầu truyền tới đích qua lớp liên kết (link layer) giao dịch sử dụng kỹ thuật giao dịch phân chia (split transaction)  Các  Một thiết bị PCIe nguồn gửi gói tin yêu cầu đi, sau đợi phản hồi gọi gói hồn thành  Bản tin TL số giao dịch ghi giao dịch gửi (posted transaction) không cần phản hồi  Định dạng gói TL hỗ trợ địa nhớ 32-bit địa nhớ 64-bit mở rộng + 54 TL hỗ trợ bốn không gian địa chỉ:  Bộ nhớ  Không gian nhớ bao gồm nhớ hệ thống thiết bị I / O PCIe  Các khoảng địa nhớ định ánh xạ vào thiết bị I / O  Cấu hình  Khơng gian địa cho phép TL đọc / ghi ghi cấu hình kết hợp với thiết bị I / O   I/O  Không gian địa sử dụng cho thiết bị PCI kế thừa, với dải địa dành riêng dùng để xác định thiết bị I / O kế thừa Message  Không gian địa dành cho tín hiệu điều khiển liên quan đến gián đoạn, xử lý lỗi, quản lý lượng 55 Các kiểu giao dịch TLP PCIe Address Space Memory I/O Configuration Message Memory, I/O, Configuration TLP Type Memory Read Request Memory Read Lock Request Memory Write Request I/O Read Request I/O Write Request Config Type Read Request Config Type Write Request Config Type Read Request Config Type Write Request Message Request Message Request with Data Completion Completion with Data Completion Locked Completion Locked with Data Purpose Transfer data to or from a location in the system memory map Transfer data to or from a location in the system memory map for legacy devices Transfer data to or from a location in the configuration space of a PCIe device Provides in-band messaging and event reporting Returned for certain requests Sequence number DLLP to 4096 Data or ECRC LCRC STP framing (a) Transaction Layer Packet CRC End Appended by Physical Layer Header Appended by Data Link Layer 12 or 16 56 Start Appended by PL Created by DLL STP framing Created by Transaction Layer + Number of octets Định dạng Đơn vị liệu Giao thức PCIe (b) Data Link Layer Packet Tổng kết + Chương     Thành phần máy tính Chức máy tính  Lệnh truy xuất thi hành  Gián đoạn  Chức I / O Cấu trúc kết nối Kết nối bus  Cấu trúc bus  Nhiều phân cấp bus  Các yếu tố thiết kế bus 57 Chức máy tính kết nối    Kết nối điểm-điểm  Lớp vật lý QPI  Lớp liên kết QPI  Lớp định tuyến QPI  Lớp giao thức QPI PCI Express  Kiến trúc vật lý logic PCI  Lớp vật lý PCIe Lớp giao dịch PCIe  Lớp liên kết liệu PCIe + 58 Câu hỏi chương Chức máy tính? Xác định trạng thái vòng thực thi lệnh Trình bày hai cách xử lý có nhiều gián đoạn Cấu trúc kết nối bên máy tính (ví dụ: bus) hỗ trợ kiểu truyền gì? Lợi ích việc sử dụng kiến trúc đa bus so với kiến trúc đơn bus? Định nghĩa ngắn gọn lớp giao thức QPI Định nghĩa ngắn gọn lớp giao thức PCIe