Bài giảng công nghệ vi mạch điện tử phần 2 trường đại học thái bình

CHƯƠNG 5: CƠNG NGHỆ VI MẠCH TÍCH HỢP Sau tìm hiểu vể ý nghĩa mạch tích hợp cung cấu trúc linh kiện tích hợp chương trước, chương phân tích cụ thể cơng nghệ tích hợp ngày dung Bipolar, CMOS BiCMOS Đồng thời phân tích cụ thể bước tạothành IC từ ý tưởng ban đầu đến hình thành chip sử dụng thực tế bên ngồi 5.1 Các bước thiết kế chế tạo IC Ý tƣởng Thiết kế kiến trúc Thiết kế logic Thiết kế vật lý Sản xuất Chíp 5.1.1 Thiết kế hệ thống ( System design) Phần thiết kế đặc biệt quan trọng, người thiết kế thường trường dự án Người thiếtkế phải lý giải 100% hệ thống sếp thiết kế Người thiết kế cần phải hiểu rõ nguyên lý hoạt động toàn hệ thống, đặc điểm công nghệ vi mạch, tốc độ xử lý mức tiêu thụ lượng cách bố trí pins, lược đồ khối, điều kiện vật lý nư kích thước, nhiệt độ, điện áp Tất bươc thiết kế system design diễn mà khơng có hỗ trợ đặc biệt tử công cụ chuyên dụng Sau thiết kế yêu cầu hệ thống, tương tự dự án chia nhỏ công việc cho tương ứng đội thiết kế Mỗi đội đảm nhận phận hệ thống, ví dụ đồi CPU, đội bus peripheral, đội phần mềm, đội test 55 5.1.2 Thiết kế chức ( Funtion design) Phân bước System design, ví dụ cho đội CPU Team leader người định spee, chi tiết CPU dựa yêu cầu hệ thống từ trường dự án Các design review, thảo luận vậy, mối spee, chi tiết cho CPU hoàn thiện dạng document ( word, pdf) với hàng trăm lược đồ khối ( block diagram) biểu đồ thời gian ( timing chart) loại bang biểu Tea, leader chịu trách nhiệm chia nhỏ công việc cho thành viên đội VD người đảm nhận ALU, nười đảm nhận phần Decoder Tới lượt thành viên sử dụng công cụ chuyên dụng để thiết kế phận ( modun) đảm nhận Trào lưu dung ngôn ngữ thiết kế phần cứng ( Verilog – HDL, VHDL, System – C….) để thực hóa chức logic, người ta gọi mức thiết kế thiết kế mức RTL ( Register Transfer Level) Thiết kế mức RTL nghĩa không cần quan tâm đến cấu tạo chi tiết mạch điện mà trọng chức mạch dựa kết tính tốn suy ln chuyển liệu register ( flip – flop) Thông thường file text gọi file RTL ( trường hợp viết ngônngữ Verilog VHDL) Để kiểm tra tính đắn mạch điện, người ta dung cơng cụ mơ ví dụ NC – Verilog ( Native Code Verilog ) hay NC – VJDL cảu hang Cadence ModeSim hang Mentor Graphics Quá trình debug lặp lặp lại máy tính thiết kế thỏa mãn yêu cầu từ team leader Thành thành viên file RTL Team leader tổng hợp file RTL từ thành viên, ghép module với thành module lớn, RTL cho CPU Tới lượt team leader dung simulator để mơ kiểm tra tính đắn CPU, có vấn đề feedback lại cho thành viên yêu cầu họ sửa Sauk hi test cẩn thận, toàn cấu trúc RTL nộp cho trường dự án Tương tụ module khác: bus, peripherals Các Module lại tiếp tục ghép với để cấu thành nên SoC hoàn chỉnh bao gồm CPU, system bus, peripherals SoC thành phần Funtion degign 5.3 Tổng hợp – Sắp đặt linh kiện – vẽ dây kết nối ( Synthesis – Place – Route) Đây bước chuyển RTLs thiết kế phần xuống mức thấp Các chức mức trừu tượng cao ( RTL) đẽ hoán ( synthesize) đổi thành hệ logic ( NOT, NAND, NOR, MUX ) Các tool chuyên dụng thực nhiệm vụ này, ví dụ Design Compiler hãng Synopsys, Synplify hãng Synplicity, XST hãng 56 Xinlinx Kết hoán đổi khác tùy theo synthesis tool thư viện Thư viện linh kiện macro cung cấp thư viện riêng Hãng Xilinx có thư viện riêng Việc chọn thư viện phụ thuộc vào việc hãng sản xuất chip sau Ví dụ SoC lần mang nhờ TSMC Đài Loan sản xuất, chọn thư viện TSMC Kết bước Synthesis net – list cấu trúc theo tiêu chuẩn đó, thường EDIF ( Electronic Design Interchage Format) Net-list đánh dấu hoàn thành thiết kế SoC mức độ thượng lưu 5.1.4 Thiết kế phân lớp ( layout design) Phân khởi đầu cho thiết kế mức “ hạ lưu”, thường dảm nhiệm bời chuyên gia hang sản xuất bán dẫn Họ sử dụng công cụ CAD để chuyển net-list sang kiển data cho layout Netlist trở thành vẽ cách bố trí transistor, capacitor, resistor… Ở phải tuân thủ nghiêm ngặt thứ gọi Design Rule VD chip dùng cơng nghệ 65nm phải dùng kích thước bội số 65nm, 5.1.5 Thiết kế mặt nạ ( Mask pattern design) Bước tiếp layout design mask pattern Phần thực giống hệt với artwork thiết kế in Các mask ( cho bước ản xuất khác nhau) tạo dạng data đăc biệt Mask gửi tới nhà sản xuất mask để nhạn mask kim loại phục vụ cho công việc sản xuất 5.1.6 Sản xuất mask Có thể xem mask khn để đúc vi mạch lên silicon Công nghệ sản xuất mask đại chủ yếu dùng tia điện tử ( EB – Electronic Beam) Các điện tử với lượng lớn ( vài chục keV ) vuốt thành chum chiếu vào lớp film Crom đổ lên bề mặt thủy tinh Phần Cr không bị che mask ( artwork) bị phá hủy, kết phần Cr không bị chum electron chiếu vào trở thành mask thực Một chip cần khoảng 20 đến 30 mask Giá thành mask dắt đỏ cỡ vài triệu USD 5.1.7 Chuẩn bị wafer Đây bước tinh chế cát ( SiO2) thành Silic nguyên chất ( 99,99999999%) Silic nguyên chất ẽ pha them tạp chất nguyên tố nhóm nhóm ví dụ pha B wafer loại P, pha P wafer loại n Silicon cắt thành trịn đường kính 200mm 300mm với bề dày cỡ 750µm Có cơng ty chuyên sản xuất silicon wafer chẳng hạn Shin Etsu công ty cung cấp khoảng 40% silicon wafer cho thị trường bán dẫn Nhật Bản Giá trị wafer 200mm khoảng 20 USD 57 Wafer miếng silicon mỏng chừng 30 mil (0.76 mm) cắt từ silicon hình trụ Thiết bị sử dụng với tư cách vật liệu để sản xuất vi mạch tích hợp (người ta ; lên vật liệu khác để tạo vi mạch với đặc tính khác Vật liệu thường hợp kim như: GaSb, GaAs, GaP ) Đa số, vi mạch sản xuất cách cấy wafer khác để tạo vi mạch với đặc tính khác nhau, phụ thuộc vào môi trường ứng dụng vi mạch mà lựa chọn wafer phù hợp Các wafer có kích thước trung bình từ 25,4mm (1 inch) ; 200mm (7.9 inch) Với phát triển ngành công nghệ vi mạch nay, hãng sản xuất vi mạch tiếng giới Intel, TSMC hay Samsung nâng kích thước wafer lên 300mm (12 inch), chí lên 450mm (18 inch) Việc kích thước wafer tăng lên làm cho giá thành vi mạch trở nên rẻ Như vậy, trình sản xuất, sản xuất wafer lớn chi phí sản xuất giảm (do tiết kiệm vật liệu sản xuất) 5.1.8 Quá trình xử lý wafer Tất thực môi trường siêu (ultra clean room) Sau số processes clean room: 58 - Rửa (wet process): bước làm wafer dung dịch hóa học Ví dụ APM (hỗn hợp NH4OH/H2O2/H2O) dùng để làm particle bụi khơng khí, bụi từ người bay ra; HPM (hỗn hợp HCl/H2O2/H2O) dùng làm tạp chất kim loại (Cu, Au, Pt ); HPM (hỗn hợp H2SO4/H2O2) làm tạp chất hữu (resist) kim loại (Ze, Fe ); DHF (axit HF lỗng) dùng để loại bỏ phần SiO2 khơng cần thiết Từ khóa: RCA, LAL800, ultra clean technology - Ơ-xi hóa (Oxidation): tạo SiO2 bề mặt wafer lớp SiO2 mỏng cỡ tới nanomet trở thành gate transistor Từ khóa: cấu tạo nguyên lý hoạt động MOSFET, ITRS (International Technology Roadmap for Semiconductor), LOCOS (local oxidation of silicon), STI (Swallow Trench Isolation) - CVD (Chemical Vapor Deposition): tạo lớp film mỏng bề mặt wafer phương pháp hóa học (SiO2, Si3N4 Poly-Si, WSi2) Ví dụ dùng CVD áp suất thấp môi trường SiH4 H2 để tạo lớp poly-Si (Si đa tinh thể) để làm điện cực cho transistor Từ khóa: CVD, LPCVD, poly-Silicon, batch process - Cấy Ion (Ion implantation): Sử dụng nguồn ion lượng cao (vài chục tới vài trăm keV, nồng độ cỡ 2E-15 cm-3) bắn trực tiếp lên bề mặt Si nhằm thay đổi nồng độ tạp chất Si Ví dụ bắn ion As để tạo vùng n+ để làm source drain cho MOSFET Từ khóa: ion implantation, source, drain, dose - Cắt (etching): loại bỏ phần SiO2 khơng cần thiết Có hai loại: wet-etching dùng axit HF lỗng để hịa tan SiO2; dry-etching dùng plasma để cắt SiO2 khỏi bề mặt Si Từ khóa: high-density plasma etching, RIE (Reactive Ion Etching), HF, etching - Photolithography: phương pháp xử lý quang học để transfer mask pattern lên bề mặt wafer Wafer phết lớp dung dịch gọi resist, độ dày lớp khoảng 0.5um Ánh sáng chiếu lên mask, phần ánh sáng qua làm mềm resist Sau rửa dung dịch đặc biệt (giống tráng ảnh), phần resist không bị ánh sáng chiếu vào tồn wafer mask (trong trường hợp resist loại positive) Từ khóa: photolithography, EB, photo mask, KrF, ArF, F2, reticle, EUV, stepper, scanner, OPC (optical proximity correction), PSM (phase shift mask), excimer laser - Sputtering: Là phương pháp phủ nguyên tử kim loại (Al, Cu) lên bề mặt wafer Ion Ar+ với lượng khoảng keV môi trường plasma bắn phá target kimloại (Al, W, Cu), nguyên tử kim loại bật bám lên bề mặt wafer Phần bị phủ trở thành dây dẫn nối transistor với Từ khóa: Multilevel interconnect, via, contact, low-k, electro migration - Annealing: Xử lý nhiệt giúp cho liên kết chưa hoàn chỉnh Si (bị damaged ion implantation etc.) tạo liên kết với H+ Việc có tác dụng làm giảm trap lượng bề mặt Si SiO2 59 CMP (Chemical Mechanical Polishing): Làm phẳng bề mặt phương pháp cơ-hóa Đây kỹ thuật áp dụng vào semiconductor process Có tác dụng hỗ trợ thêm cho xử lý photolithography, etching etc Thiết bị bán dẫn trình sử dụng để tạo chip, mạch tích hợp có mặt thiết bị điện điện tử hàng ngày Nó chuỗi nhiều bước bước xử lý ảnh hóa học mạch điện tử dần tạo wafer làm vật liệu bán dẫn tinh khiết Silicon vật liệu bán dẫn thường sử dụng nay, với hợp chất bán dẫn khác Quá trình sản xuất tồn từ đầu đến chip đóng gói sẵn sàng cho lơ hàng có từ sáu đến tám tuần thực sở chuyên môn cao gọi fabs Bánh xốp Một điển hình wafer làm từ silicon tinh khiết trồng thành thỏi monotinh hình trụ (boules) lên đến 300 mm (hơi 12 inch) có đường kính cách sử dụng trình Czochralski Những thỏi sau cắt thành có độ dày 0,75 mm đánh bóng để có bề mặt thường xuyên phẳng Một chuẩn bị, nhiều bước xử lý cần thiết để sản xuất chất bán dẫn tích hợp mạch mong muốn Nói chung, bước chia thành hai khu vực: Xử lý kết thúc trước - Trở lại xử lý cuối Chế biến Trong bán dẫn chế tạo thiết bị, bước chế biến khác rơi vào bốn loại chính: Lắng đọng, diệt, Patterning, sửa đổi tính chất điện Lắng đọng q trình mọc lông, áo lông, chuyển tài liệu vào wafer Cơng nghệ có sẵn bao gồm lắng đọng vật lý (PVD), lắng đọng hóa học (CVD), lắng đọng điện hóa (ECD), epitaxy chùm phân tử (MBE) gần hơn, lắng đọng lớp nguyên tử (ALD) số người khác Quá trình loại bỏ mà loại bỏ vật liệu từ wafer với số lượng lớn hình thức chọn lọc bao gồm chủ yếu trình etch, hai khắc axit ướt khô khắc etch ion phản ứng (RIE) Hóa chất planarization (CMP) trình loại bỏ sử dụng cấp Patterning bao gồm hàng loạt trình hình thay đổi hình dạng vật liệu lắng đọng thường gọi in thạch Ví dụ, in thạch thông thường, wafer phủ chất hóa học gọi Âơphotoresist " Các photoresist tiếp xúcbởi ÂôstepperÂ", thiết bị tập trung, Canh lề, di chuyển mặt nạ, để lộ phần chọn wafer với ánh sáng bước sóng ngắn Các khu vực chưa phơi sáng rửasạch giải pháp phát triển Sau khắc chế biến khác, cản quang lại lấy tro plasma Sửa đổi thuộc tính điện bao gồm lịch sử doping nguồn transistor cống ban đầu lị khuếch tán sau cách cấy ion Các trình doping theo sau lò nấu thủy tinh thiết bị tiên tiến, ủ nhiệt nhanh (RTA) mà phục vụ để kích hoạt dopants cấy Sửa đổi thuộc tính điện mở rộng để giảm số điện môi low-k vật liệu cách nhiệt thông qua việc tiếp xúc với ánh sáng cực 60 tím xử lý UV (UVP) Nhiều chip đại có tám nhiều cấp độ sản xuất 300 bước xử lý trình tự Front End Processing "Front End Processing" đề cập đến hình thành bóng bán dẫn trực tiếp silicon Các wafer thô thiết kế tăng trưởng siêu sạch, lớp silicon có khiếm khuyết qua epitaxy Trong thiết bị logic tiên tiến nhất, trước bước epitaxy silicon, thủ thuật thực để cải thiện hiệu suất bóng bán dẫn xây dựng Một phương pháp liên quan đến việc giới thiệu "căng thẳng bước", biến thể silicon "silicon-germanium" (SiGe) gửi Khi silicon epitaxy lắng, mạng tinh thể bị kéo dài chút, kết cải thiện tính di động điện tử Một phương pháp khác, gọi "silicon chất cách điện" công nghệ liên quan đến việc chèn lớp cách điện wafer silicon liệu lớp mỏng silicon epitaxy Phương pháp kết việc tạo transistor với giảm hiệu ứng ký sinh Silicon dioxide Kỹ thuật bề mặt kết thúc trước Tiếp theo là: tốc độ tăng trưởng cổng điện môi, theo truyền thống silicon dioxide (SiO2), hình thái cổng, hình thái vùng nguồn cống, cấy khuếch tán tạp chất để có tính chất điện bổ sung mong muốn Trong thiết bị nhớ, lưu trữ tế bào, tụ điện thông thường, chế tạo thời điểm này, hai vào bề mặt silicon xếp chồng lên bóng bán dẫn Lớp kim loại Một thiết bị bán dẫn khác tạo họ phải kết nối với đểtạo thành mạch điện mong muốn Điều "Back End Of Line "(BEOL A- phần sau mặt trước wafer chế tạo, không nên nhầm lẫn với" kết thúc trở lại "của chip chế tạo đề cập đến gói thử nghiệm giai đoạn) liên quan đến việc tạo kim loại nối dây tách biệt cách nhiệt chất điện môi Các vật liệu cách điện truyền thống hình thức SiO2 ly silicate, vật liệu số điện môi thấp gần sử dụng Những chất điện mơi mang hình thức SIOC có số điện mơi khoảng 2,7 (so với 3,9 cho SiO2), vật liệu có số nhỏ 2.2 cung cấp cho nhà sản xuất chip Liên kết Trong lịch sử, dây kim loại gồm nhôm Trong phương pháp để hệ thống dây điện thường gọi "nhôm trừ", phim chăn nhôm gửi đầu tiên, khuôn mẫu, sau khắc, để lại dây điện bị lập Sau vật liệu điện mơi lắng dây phơi Các lớp kim loại khác kết nối với cách ăn mòn lỗ, gọi "vias," vật liệu cách điện gửi tiền vonfram họ với kỹ thuật CVD Cách tiếp cận sử dụng chế tạo nhiều chip nhớ nhớ truy cập ngẫu 61 nhiên động (DRAM) số cấp kết nối nhỏ, có bốn Gần hơn, số lượng cấp kết nối cho logic tăng lên đáng kể số lượng lớn transistor mà kết nối với vi xử lý đại, chậm trễ thời gian hệ thống dây điện trở nên quan trọng thúc đẩy thay đổi tài liệu hệ thống dây điện từ nhôm sang đồng từ dioxit silic nguyên liệu thấp-K Nâng cao hiệu suất kèm với chi phí giảm qua chế biến Damascene loại bỏ bước xử lý Trong chế biến Damascene, trái ngược với công nghệ nhôm trừ, vật liệu lưỡng cực lắng phim chăn dập khuôn để lại lỗ hổng khắc hào Trong "Damascene single" chế biến, đồng sau gửi vào lỗ rãnh bao quanh hàng rào phim mỏng dẫn vias đầy dây "dòng" tương ứng Trong công nghệ "Damascene kép", hai rãnh thông qua trước chế lắng đọng đồng dẫn đến hình thành hai qua dòng đồng thời, tiếp tục giảm số lượng bước chế biến Bộ phim hàng rào mỏng, gọi Copper Barrier Seed (CBS), cần thiết để ngăn chặn khuếch tán đồng vào điện môi Bộ phim rào cản lý tưởng có hiệu quả, khơng có Như diện phim nhiều rào cản cạnh tranh với mặt cắt ngang dây đồng có sẵn, hình thành rào cản liên tục mỏng đại diện cho thách thức lớn diễn chế biến đồng ngày hơm Vì số lượng kết nối mức tăng, planarization lớp trước cần thiết để đảm bảo bề mặt phẳng trước in thạch Nếu khơng có nó, cấp ngày trở nên quanh co mở rộng bên chiều sâu tâm điểm in thạch có sẵn, can thiệp với khả mơ hình CMP (Cơ khí Hóa chất đánh bóng) phương pháp sơ chế để đạt planarization khơ "etch lại" cịn đơi sử dụng số lượng mức kết nối khơng có nhiều ba Wafer thử nghiệm Bản chất xử lý wafer làm tăng nhu cầu đo lường bước chế biến khác Wafer thiết bị kiểm tra đo lường sử dụng để xác minh tốt không bị hư hại bước xử lý trước Nếu số lượng diesÂ-các mạch tích hợp cuối trở thành chipsÂ-on wafer đo lường không vượt ngưỡng xác định trước, wafer tháo dỡ thay đầu tư vào chế biến tiếp Thiết bị kiểm tra Một trình Front End hoàn thành, thiết bị bán dẫn phải chịu loạt thử nghiệm điện để xác định xem họ hoạt động Tỷ trọng thiết bị wafer tìm thấy để thực gọi suất Fab kiểm tra chip wafer với thử nghiệm điện tử mà ép đầu dò nhỏ bé so với chip Máy đánh dấu chip xấu với giọt thuốc nhuộm Các chi phí fab cho thời gian thử nghiệm; giá vào thứ tự cent giây Chip thường thiết kế với Âôtestability features "để tăng tốc độ thử nghiệm, giảm chi phí kiểm tra Thiết kế tốt cố gắng để kiểm tra thống kê quản lý góc: cực hành vi silicon gây 62 nhiệt độ hoạt động kết hợp với thái cực bước xử lý fab Hầu hết thiết kế đối phó với 64 góc Bao bì Sau thử nghiệm, wafer ghi sau chia thành chết Chỉ tốt, chip không nhuộm tiếp tục đóng gói Bao bì nhựa gốm liên quan đến việc gắn chết, kết nối lót chết để chân gói, niêm phong chết Dây nhỏ sử dụng để kết nối với miếng đệm để chân Trong ngày cũ, dây điện gắn tay, máy mục đích xây dựng thực nhiệm vụ Theo truyền thống, dây với chip vàng, dẫn đến Âôlead frame "(phát âm Âôleed frameÂ") đồng, mạ mối hàn, hỗn hợp thiếc chì Chì độc, dẫn miễn Âơlead frames "bây thực hành tốt Gói chip quy mơ (CSP) cơng nghệ đóng gói khác Nhựa đóng gói chip thường lớn đáng kể so với chết thực tế, chip CSP gần kích thước khn CSP xây dựng cho chết trước wafer thái hạt lựu Các chip đóng gói kiểm tra lại để đảm bảo họ khơng bị hư hỏng q trình đóng gói hoạt động kết nối die-to-pin thực cách xác Một laser etches tên số Chipa bao bì 5.1.9 Kiểm tra dóng gói xuất xưởng Các xử lý phần lặp lại nhiều lần tùy thuộc vào mức độ phức tạp chip Cuối chíp cắt rời ( wafer 300mm tạo khoảng 90 chip Pentium IV) Một loạt xử lý khác back grinding ( mài mỏng phần mặt chip) bonding ( nối pins, dùng chì mạ vàng hohawcj đồng) mold ( phủ lớp cách điện) marking ( ghi tên hãng sản xuất ) từ khóa 5.1.10 Mơ hình bước chế tạo IC 63 5.3 Quy tắc layout vi mạch Ở công đoạn thiết kế vi mạch, quy tắc thiết kế đưa nhằm đảo bảo tính đắn thiết kế, đồng thời để đạt tỉ lệ yield cao (tỉ lệ chip sản xuất khơng bị lỗi) Ngồi ra, chuổi cơng đoạn quy trình thiết kế, liệu đầu cơng đoạn liệu đầu vào cơng đoạn khác Do đó, đầu (output) công đoạn, phải đảm bảo tuân thủ quy tắc cơng đoạn Ví dụ thiết kế Front-end, bước thiết kế RTL, quy tắc đưa nhằm đảm bảo RTL thiết kế để tổng hợp (synthesizable) Hoặc trình thiết kế layout vật lý, quy tắc đưa để đảm bảo liệu mask sản xuất với tỉ lệ thành công cao Các quy tắc thiết kế đưa công ty thiết kế chip, đưa nhà sản xuất chip công ty thiết kế phải tuân thủ theo 64 104 105 106 107 108 109 110 111 112 113 114 115 116 117 TÀI LIỆU THAM KHÁO HONG H LEE, Fundamentals of Microelectronics Processing 3rd Ed., McGrawHill; USA; 1990 STEPHEN BROWN and ZVONKO VRANESIC, Fundamentals of Digital Logic with VHDL Design, 3rd Ed., Mc.Graw-Hill, 2000 SUNG-MO KANG and YUSUF LEBLEBICI, CMOS Digital Integrated Circuits Analysis and Design Mc.Graw-Hill, 2005 DAN CLEIN, CMOS IC Layout, Newnes, 2000 DAVID A HODGES, HORACE G JACKSON, RESVE A SALEH, Analysis and Design of Digital Integrated Circuits in Deep Submicron Technology, Mc.Graw-Hill, 2003 118