Kỹ thuật số 1 (tái bản lần thứ năm) phần 2

HE DAY Chuong IV (HE TUAN TU) - 4.1 KHÁI NIỆM Đặc điểm So với hệ tổ hợp, hệ đãy có đặc điểm khác biệt trạng thái ngõ hệ thời điểm không phụ thuộc vào trạng thái ngõ vào thời điểm đó, mà cịn phụ thuộc trạng thái hệ thời điểm trước Có nghĩa hệ dãy có khả nhớ Mỗi trạng thái hệ gọi trạng thái YueeceNa Cấu tạo chung hệ dãy gồm mạch tổ hợp mạch Flip Flop (H.4.1) Mach Flip Flop thé hién trạng thái hệ cho khả nhớ dãy đặc Mạch FF trưng Hình 4.1 Tùy theo đặc điểm hoạt động, người ta phân biệt hai loại hệ dãy: 1- Hệ đồng hay hệ nhịp Hoạt động Flip Flop hệ đồng xung nhịp hay gọi xung déng Ck (Clock) 2- Hệ không đồng hay cịn có tên hệ lơi Trong loại khơng có xung nhịp đồng Flip Flop hoạt động theo hàm chức năng, tác động thời điểm Mơ hình đại số Theo cấu trúc chung hệ dãy: X tập tín hiệu vào, X=(xỊ,xạ, Xn), giá trị cụ thể biến xỊ,xạ, xạ xác định trạng thái vào khác Y tập biến trong, Y =(y,ya, y„), tổ hợp giá trị cụ thể y¡,ya, yy xác định trạng thái hệ dãy giá Z 1a tap cdc tín hiệu ra, Z= (4, Z2. -›Zm)) tổ hợp trị cụ thể z,Za Zm xác định trạng thái trạng thái Mỗi trạng thái xác định trạng thái vào Mối quan hệ biểu dién bang ham F: Zn =F (Xp, Yn) vào Mỗi trạng thái phụ thuộc vào trạng thái thái G: trạng thái thời điểm trước thơng qua hàm trạng Yn¿i =GŒXa, Ÿn) Vậy mơ hình đại số hệ day định nghĩa đẩy đủ tập š hợp H.4.2 a % 22 Š Xu Các phương pháp mơ tả hệ dãy 3.a- Phuong phóp đại số -Dùng biểu thức đại số xác định Hinh 4.2 quan hệ biến vào, biến biến thông qua hàm F hàm chuyển đổi trạng thái G Ví dụ 4.1 Cho hệ dãy có hai trạng thái vào Xị Xạ, hai trạng thái Z¡ 7ø, hai trạng thái Yị ŸY; với hàm ra: F(X1,¥)) = Ze F(Xy, Yo) =Ze _ Fe, Y2)= 41 F(X2, Yy) =Z1 hàm chuyển đổi trạng thái: G(YWs.X;)=ŸYi G(Yp,X1) = Yo ụ GCW,X;)=Yi Có thể giải thích hoạt động hệ dãy sau: Đối uới ngõ ra: dù hệ trạng thái (Yị hay Ÿa) trạng thái vào Xị trạng thái 2a, ngược lại trạng thái vào Ä¿ trạng thái Z uới trạng thái trong: hệ dang trạng thai Y,, trạng thái vào Xị hệ chuyển sang trạng thái Yo, néu trang thai Đối vào Xạ hệ khơng đổi trạng thái Khi dang trang thai Yo, néu trang thai vao la X_ hệ chuyển sang trạng thái Y¡ trạng thái vào Xị hệ khơng đổi trạng thái 86 3.b- Bang trang thai Bảng liệt kê tất trạng thái vào, trạng thái trạng thái theo quy luật hoạt động hệ dãy Ví dụ 4.3 Lập bảng trạng thái mơ tả hệ dãy cho ví dụ 4.1 Bảng 4.1 Trạng thái trong|_ Trạng thái Yn;¡ Trang thai Z,.4 Y, % X> Xi x Ys Yo Y 22 Yo Yo Y; Zo Bang trạng thái 4.1 lập dựa vào hàm F va G vi du 4.1 3.c- Graph trang thai La so đồ biểu điễn trạng thái trong, trạng thái vào, trạng thái quy luật chuyển đổi chúng Có hai loại graph: graph Mealy graph Moore Đối với graph Mealy, tín hiệu phụ thuộc trạng thái vào trạng thái Do trạng thái graph biểu diễn vịng trịn ghi tên trạng thái Trên định hướng ghi trạng thái vào trạng thái tương ứng cung với graph Moore, tín hiệu phụ thuộc vào trạng thái Vì graph Mocore vòng tròn ghi tên trạng thái trạng thái tương ứng, cung định hướng ghi trạng thái vào Đối Hình 4.3a biểu điễn graph Mealy 4.3b biểu diễn graph Moore hệ dãy xét ví dụ 4.1 Xz/Z: X/Z — Gi XYZ, Xã Xz/Z a) XS x, 5) Hinh 4.3 3.d- Đồ thị thời gian Dùng giản dé xung biểu diễn trình tự dãy tín hiệu vào day trạng thái theo thời gian Phương pháp xét đến ví dụ phần chương 87 4.2 CAC PHAN TU CO BAN CUA HE TUAN TU Trong hệ Flip Flop phần tử nhờ lưu trữ (nhớ) bit nhị phân Mỗi Flip Flop có hai trạng Trạng thái Flip Flop có đổi tùy theo hàm chức loại Flip Flop Sơ đồ khối tổng Flip Flop cho trén H.4.4 thái thể thay quát Méi Flip phân biệt Flip Flop tin phụ theo hàm chức hiệu Ngõ HN động ký Lập Flop có hai ngõ ra: thuận Q đảo Q hoat thuộc vào ngõ vào thông tin Mỗi loại Flip Flop có hàm chức Ck Nhịp đặc trưng Ngồi Flip Flop cịn có Xóa ngõ vào điều khiển: ngé lap (preset), ngõ xóa (elear), ngd nhip (clock) Hành 4.4 Các ngõ vào Flip Flop tích cực mức ngõ vào D Ck H.4.6a Theo quy ước, ngõ vào có thêm vịng trịn nhỏ thi ngõ vào tích cực mức 0, ví dụ ngõ vào Ck H.4.6b Khi ngõ lập mức tích cực Flip Flop thiết lập trạng thái Q = mà không phụ thuộc tín hiệu ngõ vào thơng tin Tương tự ngõ xóa mức tích cực với giá trị tín hiệu vào, Flip Flop thiết lập trạng thái Q = Ngõ vào xung nhịp Ck 1 ngõ vào điều khiển Flip Flop Xung nhịp cịn gọi xung đồng hồ, có chức đồng hoạt & t động Flip Flop, có nghĩa Hình 4.õ Flip Flop loại nhịp chuyển đổi trạng thái thời điểm tác động xung Ck Một chu kỳ xung nhịp bao gồm khoảng thời gian mức 0, khoảng thời gian mức 1, cạnh lên (ký hiệu 7) cạnh xuống (ký hiệu J) H.4.5 Tuy theo phương thức tác động xung Ck ngõ vào nhịp người ta quy ước ký hiệu ngõ vào Hình 4.6a Flip Flop tác động mức H.4.6b la Flip Flop tac déng mức Các Flip Flop tác động mức logic gọi mạch cài chốt dùng để ghi liệu vào xung CE trường hợp coi tín hiệu cho phép ghi Đối với Flip Flop hoạt động mạch cài chốt, xung Ck mức tích cực đữ liệu ghi vào Flip Flop theo hàm chức nó, 88 trạng thái khác xung Ck nội dung Flip tlop không thay đổi = D LQ" = Ck pP— — D J2 —+ —4 CK P— —bCk đ) }Q b) 4.6c Flip sop — Q —Pck €) Hình Hình oD Flop tác động ở) 4.6 Flop tac déng bang canh xuống xung Ck P— cạnh lên H.4.6d Flip Các Flip Flop phân biệt hàm chức Các loại Flip Flop chu yéu: D, T, RS, JK, Flip Flop D La loại Flip Flop có ngõ vào thông tin D Sơ đồ chức Flip Flop D tac động cạnh xuống xung nhịp cho H.4.7 Theo nhịp xung Ck, ngõ Q Flip Flop D lặp lại trạng thái ngõ vào D, có tên D (Delay - trễ) Từ bảng trạng thái 4.2 Flip Flop viết hàm chức sau: Qn+i =Dn o,f bE a ate Hinh 4.7 Hình it as cll dụ Hinh 4.8 Hinh 4.9 4.8 giản đồ xung giải thích hoạt động Flip Flop D tac động cạnh xuống Giả thiết trạng thái đầu Flip Flop Q = Tại thời điểm tác động xung Ck thứ D = nên Q lên mức Tại thời điểm tác động xung Ck thứ hai D = nên Flip Flop đổi trạng thái với Q = Sau xung Ck thứ ba D = nén Flip Flop lai Bang 4.2 mức Trạng thái Dy | Qnet giữ xung D Ck thứ tư Ở xung Ck thứ năm D = nên Q lại 1 Bang 4.3 Qn Oni| D 0 0 1 1 89 Từ bảng trạng thái 4.2 xây dựng bảng kích thích 4.3 Flip Flop D Bảng kích thích liệt kê khả chuyển đổi trạng thái ngõ tín hiệu vào tương ứng Đối với Flip Flop D, Qu¿1 D 0, ngược lại Qn¿¡ D phải Quy luật thể biện bảng 4.3 Ngoài biểu điễn quy luật hoạt động Flip Flop graph trạng thái H.4.9 Flip Flop T Là loại Flip Flop có ngõ vào thông tin T Trên H.4.10a sơ đồ chức Flip Flop T tác động Hoạt xuống cạnh Flip Flop giải thích bảng trạng thái 4.4 Th Qavt on ab Ỹ : b— — —? cK Ga a) b) Hinh T = Flip Khi la la mụn Bảng 4.4 Flop động 4.10 trạng thái T = Flip Flop déi trạng thái Do gọi T (Toggle - lat) TY bang trạng thái chúng 0) ye ta viết biểu thức hàm chức +ThQn 4.11 HH sau: Qa¿i =ThQn T=1 đổi khơng =T, ©Q, Bang 4.5 bảng kích thích Flip Flop T Khi có yêu câu chuyển đổi trạng thái T buộc phải Ì Ở trường hợp khác T = Graph trạng thái Flip Flop T cho H.4.11 đồ xung vẽ cho Flip Giản Flop tác động cạnh xuống T = cho H.4.12 Bang 4.5 Qn T Oni| Ova) it Ck 0 lễ ie | b LÍ Q Hinh 4.12 Trong 90 số tài liệu gặp định nghĩa khác Flip Flop T, Flip Flop có ngõ vào T dùng cho xung nhịp sơ đồ chức E 4.10b Về chat Flip Flop T định nghĩa theo cách tương đương với Flip Flop T mà xét, với điều kiện T Từ giản xung H.4.12 nhận xét: T = Flip Flop có tác dụng chia đơi tần số xung nhịp Flip Flop RS La Flip Flop cé hai ngõ vào thông tin R va S So đổ chức _| ctia Flip Flop cho trén H.4.13 hoạt Beh động giải thích bang trang thái 4.6 Khi R = 0, S = Flip Flop không đổi trạng thái Nếu S —DCK lì = 0, S = Flip Flop thiết lập trạng thái Q = 1, R = S = thi Flip Flop trang thai Q = P— Hình 413 Yếu tố hạn chế việc sử dụng Flip Flop RS trạng thái không xác định ngõ ngõ vào R = § = Do điều khiển Flip Flop trường hợp nên trạng thái vào R = = coi trạng thái cấm Như theo bang trang thái 4.6 rút gọn bìa Karnaugh H.4.14, hàm chức Flip Flop RS c6 dang: Quiz =Sp+R,Q, voi điều kiện RS = Trên sở bảng trạng thái 4.6 lập bảng kích thích Flip Flop R8 sau: Bảng 4.6 Ra Sn Qnet 0 Q, 1 0 1 x Oni RS 00 Q, 01 11 Xx x 10 _ Hinh 4.14 - Trang thai hién tai Q, =0, trạng thái Qạ¿i =0.có nghĩa la Flip Flop khéng đổi trạng thái Có hai cách đáp ứng yêu cầu này: Cách thứmhất: R=0 8=0 Cách thứ hai: Rei =0 Như trường hợp = 0, cịn R có trị tùy định - Qn =0, Qui =1, & day dé Flip Flop chuyén sang trang thái Qui =1 ddi hdi R=0vaS=1 - Qạ=1, Quại=0 Để thiết lap trang thai Q,,,=0 đồi hỏi Flip Flop phải có R = S = - Qn=1, Qn¿i=l1 có nghĩa Flip Flop khơng đổi trạng thái Có 91 hai khả giải quyết: Cách thứ nhất: R=0 Cách thứ hai: R=0 S=0 S21 Như trường hợp R phải 0, cịn có trị tùy định Bảng 4.7 Ga Qaet R S 0 X 0 1 1 † Xx Bang Hinh 4.7 la bang kich thich cua Flip Flop RS 4.15 Tw dé có graph trang thai cia Flip Flop RS H.4.15 Giản đồ xung mô tả hoạt động Flip Flop cho H.4.16 Giả thiết trạng thái đầu Flip Flop Q = Tại thời điểm cạnh xuống xung Ck thứ R = 0, 8= nên Flip Flop lên mức Khi xuất cạnh xuống xung Ck thứ hai R = S = nên Flip Flop khơng đổi trạng thái, có nghĩa Q Tai thời điểm tác động xung Ck thứ ba R = 1, S = nên Flip Flop đổi sang trạng thái Q = Khi xuất xung thứ tư R = S =0 nên Flip Flop giữ trạng thái cũ, nghĩa Q = 0, thời điểm tác động xung CK thứ năm R = 0, = nên Flip Flop lại lên mức NT R s { CS li el + Th + xen s Hinh H.4.17 4.16 : i ttân + Trên Diên Ni an t E—t t sơ đồ logic Flip Flop R SP Hinh RS không đồng Q 4.17 bộ, thực cổng NAND R=S=1mạch có hai trạng thái ổn định - Trạng cổng NAND 92 thái thứ nhất: Q = Tín hiệu thứ hai làm ngõ có Q=1 đưa tới ngõ vào ngõ vào cổng thứ Q=1, S=1 trì Q=0 ngõ - Trạng thái thứ hai: Q = Như ngõ vào cổng thứ hai Q=1, R=1, làm ngõ Q=0 Còn ngõ vào cổng thứ có Q=0 nên ngõ trạng thái Q = Bây đưa đến ngõ vào R=0, ngõ cổng NAND Š=1 Do tác động R=0 thứ hai có mức logic Q=1 Nhu cổng NAND nên thứ với tín hiệu vào Š=1, Q=1 trạng thái Q = Tiếp theo tín hiệu vào R=1, §=0 cổng NAND thứ tác động S=0 nên Q = Kết hồi tiếp Q tới ngõ vào cổng NÀAND thứ hai ngõ vào R=1 nên ngõ Q=0 Flip Flop RS ching ta xét không cho phép đồng thời đưa tín hiệu R=S5=0 Bảng trạng thái Flip Flop cho bang 4.8 Bang 4.8 Ra Sn | Qnet 0 Xx 1 0 1 Qa Hinh 4.18 Trên H.4.18 sơ đồ logic Flip Flop RS đồng-bộ thực cổng NAND Tương tự dùng cổng NOR để xây dung Flip Flop RS nhu H.4.19 Hoạt động Flip Flop khác so với loại dùng cổng NAND trạng thái cấm tín hiệu vào R = § = (xem bảng trạng thái 4.9) Bảng 4.9 Ra Se | oi} o || g 1 1 x R Q Secs NGHI ae S ° Hình 4.19 Kem ck a Hình 4.20 Flip Flop JK La loai Flip Flop cé hai ngõ vào thông tin J va K So dé chiic nang 93 Flip Flop JK tac déng cạnh a,,, Jk a xuống xung Ck cho H.4.20 Hoạt động Flp Flop mô tả bảng trạng thái 4.10 Trên sở lập bìa Karnaugh (H.4.21) suy Hinh 4.21 a hàm chức Flip Flop: = JQn +Kn Qn khả đổi Bảng kích thích Flip Flop JK thiết lập cho trạng thái sau: Bảng 4.11 Bảng 4.10 Gh GEEK 0 1 - Qạ=0, OF EON o | Qn 1 1 Qn Qn¿1=Ô0 Gm «| x x 1 x x 1 có nghĩa Flip Flop khơng đổi trạng thái Yêu cầu giải hai cách: cách thứ J = 0, K = cách thứ hai J = 0, K = Như trường hợp J phải 0, cịn K có trị tùy định có nghĩa Flip Flop déi trạng thái Sự chuyển cách thứ đổi trạng thái đáp ứng theo hai cách: - Qạ=0, J=1,K=0 Qa¿i=1 hợp đòi cách thứ hai J = 1, K = Như trường hồi J phải 1, cịn K có trị tùy định - Qạ=l, Qn¿i=0 có nghĩa Flip Flop đổi trạng thái Sự chuyển đổi trạng thái thực ik hai cách: cách thứ J = 0, K = cách thứ hai J = 1, K = Vậy địi hỏi K phải thể có trị tùy định cịn J có | Ck J er ds : scan K t eed E———— ng: di gi 0|e'f (ý Nữ RgR te E=d~LcsLe.L 94 t dẫn điện qua Rị R¿ làm cho điện thấp điode tương ứng sistor Qs lúc tắt khơng điểm X có mức điện thấp Tran có mức điện cao đủ điện cho cực nên, ngõ Ÿ + Veo = BV Hinh 6.3 cao, mạch có dịng Khi tat cA cdc ngod vao A, B, C déu mtic Giá trị dòng đủ lớn để điện từ Vạ¿ qua Rị, Qị diode D tới Qs thấp làm Qs bão hịa nên ngõ Ÿ có mức điện đổi trạng thái cao khả Mạch H.6.3 có ưu điểm tốc độ chuyển tải lớn Loai HTL (High - Threshold Logic) Hinh Veo = 15V 6.4 mục đích tạo khả Đây dang mach loại DTL với công nghiệp Mạch chống nhiễu cao, thích hợp với ứng dụng Bằng cách dùng diode Zener cổng NAND thông dụng cho H.6.4 146 thay cho diode thường, với điện ngưỡng ngõ vào tăng lên tới áp Zener khoảng 6,9V mức điện 7,5V khả chống nhiễu vào khoảng 5V Tuy nhiên điện áp nguồn cung cấp Vạc phải có trị số lớn Các điện trổ tăng giá trị để giữ cho công suất tiêu thụ không tăng cao 8o với mạch loại DTL khác mạch thụ cêng suất cao tốc độ hoạt động thấp HTL tiêu Loai TTL (Transistor - Transistor Logic) Voc =5V Hinh 6.5 Trên H.6.5 sơ đồ mạch cổng NAND ba ngõ vào Đây loại mạch thông dụng đơn giản Trong mạch sử dụng transistor nhiều cực phát Qị thay cho điode mach DTL, tiếp xúc p-n thay cho không vượt diode Cac diode ở,ngõ vào giới hạn q mức -0,7V làm hư hỏng QỊ, biên độ âm diode không tham gia vào hoạt động logic mạch Khi ngõ vào A, B, C có mức điện cao, tiếp xúc p-n Qị bị phân cực ngược (tiếp xúc BE) nên dòng từ nguồn V¿¿ qua Rị tiếp xúc BC Q¡ đổ vào cực Q; làm Qsz bão hòa Điện cực phát Vị tăng lên làm thấp Điện VỊ, Qị Q¿ bão hòa ngõ ra'Y mức điện xác định sau: Vb, = Vbey + Vbesy + Vbesy = 0,7 +0,8+0,8=2,3V Nếu có ngõ vào mức thấp, tiếp xúc p-n tương ứng Qị dẫn điện làm giảm điện Veo Vb, = Vie, + Vo = 0,7+02=0,9V do: V, - mức điện tương ứng logic 147 Xác định điện Vụ, tối thiểu để Q¿ Qạ dẫn: Vp = Ybey + Vbeo + Vbeg =9, 6+0,5+0,5=16V cực Vp, Vậy có ngõ vào mức thấp điện điện cao Q¡ 0,9V nên Q¿ va Qs tắt, ngõ Y có mức điện tích dư trang thai dong i cla Q) lớn triệt nhờ thời gian xả điện tích dư Qa : bão hòa sang tắt giảm đáng kể Q;, Qs, Qs chuyển từ với cấu trúc Sau tiếp tục xét số loại mạch TTL ngõ khác Céng totem pole Q0» Ry 4K Hình 6.6 sinh Ở ngõ cổng logie tôn điện dung ký C, Doi hưởng tới tốc với mạch chúng £a xét trước tụ C; ảnh mức điện thấp lên độ đổi trạng J thái mạch: Khi mạch chuyển từ từ giá tri Voes t6i mức điện thé cao tu C, phai nap, điện theo hàm mũ thái cần giảm R,, Vẹ„¿ với thời R,C; Để tăng tốc độ đổi trạng mạch Những nhiên việc dẫn đến tăng công suất tiêu tán šủa lở nhược điểm khắc phục mạch H.6.6 tiếp xúc BE Nếu tất ngõ vào mức điện cao, tiếp xúc BC Q¡ phản ngược nên có đồng từ Vạ¿¿ qua Rị ¢6 dién thế: Qị làm Qs va Qs bão hòa Lúc cực cha Q, Vb4 = Veeso + Vbess =0,2+0,8=1V pé transistor 148 Q4 va diode D d4n Qa,Q; bão hịa cực Q4 phai cé dién thé: Vbg = VyQy) + Vy) +Vees, =0,5+0,6+0,2=13V Như vậy, lúc Q2.Q3 bao hda diode D va transistor Qx Nhờ Qạ bão hòa tụ C, xả điện tích qua Qs với thời nhỏ tắt Nếu có hay nhiều ngõ vào xuống mức điện thấp, Qs Qa tắt Nhưng ảnh hưởng tụ Ơ; điện ngõ Y khơng thể thay đổi đột biến Xuất dịng từ Voc qua Rg,Q4 va diode D nap điện cho tụ C, Gia thiét Qy bao hoa, dién cực Qạ: Vb¿ =Vbes¿ †Vp † vy =0,8+0.7+0,2=1,7V Dong qua VẹcT—V = ig, ae _ a Ro: =2,06mA Đồng cực thu Q,: i a = Vee —Veesy R Vp -Vy a 5-0,2-0,7-0,2 * 0,13 =30mA Như Q¿ cần có § tối thiểu: B„¡, =-S-=-30_ ~Ịs in, 2,06 Nhờ Q¿ nạp điện cho tụ C; nên thời gian lên giảm đáng kể Điện ngõ Y tăng dịng qua Q¿ Cổng cực thu hở OC giảm Q¿ tắt (with open collector) Sơ đồ mạch cổng cực thu hở cho H.6.7 Đặc điểm chung loại cổng 1a transistor tang cudi cing khong có điện trở cực thu R„ Các cổng cực thu hở sử dụng cổng logic +5V 149 thông thường khác cách mắc Y đến điện trở tải từ ngõ thêm nguồn Vẹ„ bên vi mạch Điện trở tính tùy theo yêu cầu tải mắc vào ngõ Tải mạch cổng TTL khác hay LED, transistor, v.v Thông thường điện trở có trị số phạm từ đến vài kO vi Một đặc điểm khác biệt khác cổng cực thu hở so với loại cổng TTL nối chung ngõ cổng cực thu hở để tạo thành ngõ ra, có hàm chức năng: chức AND Ví dự, mạch H.6.8 có hàm Y=ABC=A+B+C Cong ba trang thai (with three - state output) WogSSV Hình 6.9 Đặc điểm loại cổng ngồi ngõ vào tín hiệu loại cổng logic thơng thường cịn có thêm ngõ vào điều khiển C (control) trạng ngõ vào điều khiển mức Khi hay thái tùy theo trạng thái tích cực, ngõ tín hiệu Ÿ Ngược vào lại ngõ vào điều khiển khơng mức tích cực ngõ Y trạng thái tổng trở cao (Z) hồn tồn khơng phụ thuộc tín hiệu vào khiển mạch tích cực mức Bảng chân lý 6.1 mô tả hoạt động mạch Khi C mức thấp, diode Dạ tắt hồn tồn khơng ảnh hưởng tới mạch nên hoạt động cổng NAND Ngược lại C mức cao diode Dạ -đẫn làm cực Qs có nối 150 Báng 6.1 điều Nei= vào cu ngõ SỐ: cu thái, CCl> trạng logic — sơ đồ — ba *< ngõ mạch 0010 NAND sơ đô 00 cổng H.6.9 m= Trên với C qua cổng NOT dẫn điện làm Qs trạng thái tổng trở cao Q¿ tắt Do ngõ rz Y Trong thực tế cổng trạng thái thường dùng làm mạch đệm Loại ECL (Emitter Coupled Logic) Rei} |Rẹ; 220 SOK Ry Ry R, 50K 50K 50K | | 907 I Ke, —K® —XP[—K» R, Rio Joa t° Qs Re Q; —ï Re 779K R, 6,1KL | R; 1,BK Ry 1,5K ] 4,98 HỆ Hình 6.10 Nhược điểm chung loại mạch RTL, DTL, TTL 1a tée dé déi trạng thái không cao transistor dẫn chế độ bão hòa Nhược điểm khắc phục mạch loai ECL Đặc điểm ban mạch ECL transistor hoạt động chế độ khơng bão hịa nên tốc độ hoạt động cao Nhược điểm mạch ECL công suất tiêu thụ cao, khả chống nhiễu thấp, khó giac tiếp với mach logic khác khơng thích hợp lớn Một cổng logic loại TTL, mơ tả H.6.10, cho việc tích hợp cỡ Mạch sử dụng nguồn âm (—5,2V), thành phần mạch bậc vi sai gồm transistor Qs transistor Qi Qe Q3 Qy Trong mach H.6.10 cdc transistor Qị, Qạ Qs Q¿ ngõ vào Cực R¿ Rịo Q; có mức điện chuẩn thiết lập nhờ cầu phân Vgp áp xap xỉ -1,3V, điện tạo thành từ hai điện trở hai điode ổn định nhiệt Điện Vppg lựa chọn để thỏa mãn yêu cầu mức logie khả chống nhiễu Khi tất ngõ vào A, B, C, D mức thấp (xấp xỉ —1,75V) cac transistor , có điện thế: Dong qua Q), Qo, Q3, Qy déu t&t, transistor vẹ = Vnp —vụe„ =—1,8—0,8=~8,1V Q; Qs dan cực phát trường hợp này: L_ i, = Ye— Vpp _~2,1+B,2Re 779 4mA 151 Điện cực thu Qs: Vo ; =-lỹR„„ =—4.245 =~0,98V điện áp trở Rụ, Ngé Y Qg nhỏ, khoảng 0,05V có điện tương ứng với dịng 6mA: Vy = Vos —Vbeg =—0,98-0,77 =-1,75 V có nghĩa Y mức thấp Ngõ Ý Q¿ có điện tương ứng với dịng 22,5mA: V¥ =Veq — Vbez =-0,05-0,874=-0,924V c6 nghia la Y mức cao Bây hay tất ngõ vào A, B, C, D mức cao (điện xấp xi —0,9V) thi cdc transistor tuong ứng dẫn điện Qz tat Dong qua Ry, là: i _ Y¡ —Ybe —YEB _ —0,9—0,8—(-5, 2) R, 779 =4,49mA Dién thé tai cuc thu Q,: Vez =—itRe, =-4.49.220 =-0,98 V khi: Von = -0,05V, vy =-0,924V, vy =-L75V Nhu ngõ Y mạch thực hàm hàm NOR: Y=A+B+C+D Các transistor Q;,Qạ OR, Y thực mắc kiểu cực thu chung tạo thành tầng đệm với mục đích: - Tạo nên tổng trở nhỏ khoảng 15 cho trạng thái ngõ Y Y Việc có tác dụng tăng tốc độ hoạt động mạch, khuếch đại dòng lớn nhiễu - Dời mức điện Y Y để phù hợp với mức điện vào cổng ECL Loại CMOS Đây loại cổng transistor sử dụng thuộc loại MOSFET ln có kết hợp transistor kênh p với transistor kênh n Nhờ cấu trúc nên vi mạch CMOS có ưu điểm sau: - Công suất tiêu thụ trạng thái tĩnh nhỏ - Tốc độ chuyển đổi trạng thái cao 152 - Khả chống nhiễu tốt - Khả tải lớn Vop foal Eơ â Vop kộnhp = kộnh ộnhn Ke Pa ——oy=Ä | ie Ea oy=AB | Ls B o Ke Vsg be T Hình 6.11 —+ Hình 6.12 SVE Trén H.6.11 1a so 46 céng NOT Khi ngõ vào A mức logic (xấp xỉ Volt), transistor kênh có điện xấp xỉ Vpp n tắt transistor kênh p dẫn làm ngõ Y tức logic Nếu ngõ vào A mức logic transistor kênh p tắt transistor kênh n dẫn, ngõ Y mức logic Vì ln ln có transistor khơng dẫn nên mạch không tiêu thụ công suất, ưu điểm CMOS Trên H.6.12 mạch cổng NAND loại CMOS Một số họ vi mạch số giới thiệu bảng 6.2 Bảng 6.2 Eoalivilissh TUE 74H (công suất lớn) 74L (công suất nhỏ) (Schottky) 74ALS (Schottky cao cấp công suất nhỏ) 74F (tốc độ cao) 40 (cấp điện đến 18V) 45 (cấp điện đến 18V) 74C (tương thích với TTL) 74HC (tốc độ cao) 74HCT (tốc độ cao) 74AC (cao cấp) 74ACT (cao cấp) ECL MC10 10 10 20 74LS (Schottky công suất nhỏ) 74AS (Schottky cao cấp) CMOS | |Thời gian trễ (mW) 74 (thường) 74S Công suất: (ns) 30 20 10 100 100 10 0 10 3 25 2 50 153 6.2 GIAO TIEP GIỮA CAC LOAI VI MẠCH SỐ Mỗi loại vi mạch logic có thơng số đặc trưng Do có yêu cầu ghép phần tử logic khác loại cần phải xét đến vấn đề giao tiếp Giao tiếp ECL va TTL Do transistor họ vi mạch BCL dẫn chế độ khuếch đại nên chịu ảnh hưởng lớn nhiễu Khi ghép vi mạch ECL với TT nhiều trường hợp để bảo đảm khả chống nhiễu cho vi mạch ECL người ta phải dùng đường cấp điện riêng cho loại BCL TTL Nguồn cung cấp cho TT có mức điện 5V ECL -5,2V, điểm chung (nøss) chung cho hai loại vi mạch thực giao tiếp MC10124 Vi mạch MC10124 có bốn cổng đệm, tương thích với tín hiệu TT Các vi mạch chức MC10125 ngõ vào cổng cịn ngõ tương thích với ECL Vi mạch MC10125 có bốn cổng đệm, ngõ vào vi mạch tương thích với ECL cịn ngõ tương thích với TT Trường hợp vi mạch ECL TTL cấp điện chung, nguồn Vpp vi mạch ECL nối điểm chung nøss) cịn nguồn Vụ có điện 5V Như thấy phần trên, khác biệt điện mức logic mức vi mạch ECL không lớn nên đặc điểm chung vi mạch giao tiếp giảm điện ngõ TTL để phù hợp với mức logic vào cổng BCL tăng điện ngõ vi mạch để phù hợp với mức logic ngõ vào cổng TTL (H.6.13) @+5V 180 [| Ry [ ECL 270 i Ro plo R,[| A TTL eu gJ b) Hình 154 6.13 + ECL Giao tiếp ECL CMOS So với vi mạch họ CMOS khác biệt điện mức logic họ ECL khơng lớn Do trường hợp giao tiếp ngõ cổng CMOS với ngõ vào cổng BCL cần phải suy giảm ngõ cổng CMOS Trên H.6.14 vi dụ giao tiếp với ECL cổng cấp nguồn chung Đối nguồn Vpp nguồn Vgg bang —5V, với Veg bang vA Veg -5,2V Cầu phân áp Rị,Rạ¿ giảm mức điện ngõ cổng CMOS dời mức điện cổng CMOS với cổng CMOS cổng ECL nguồn có tác dụng suy Ngược lại, cẩn giao tiếp ngõ cổng ECL với ngõ vào cổng CMOS người ta cần khuếch đại đời mức điện ngõ cổng ECL mạch khuếch đại H.6.15 Vọp= Vẹc = CMOS KĐ Hình 6.14 Hình 6.1ã - Giao tiếp giữ CMOS va TTL Nếu sử dụng nguồn cấp điện 5V mắc trực tiếp vi mạch CMOS vào ngõ cổng TTL Tổng trở nhập CMOS lớn, nên cổng TTL tải nhiều cổng CMOS mà khơng sợ vượt khả tải Khi ngõ cổng TTL mức logic transistor ngõ bão hòa tạo mức điện khoảng 0,2V hoạt động chế độ nhận dong Do đòng vào CMOS nhỏ (khoảng 10pA) tính miễn nhiễu cao (khoảng 1V) nên việc ghép trực tiếp cổng CMOS vào ngõ TTL không ảnh hưởng đến hoạt động vi mạch Khi ngõ cổng TTL mức logic transistor ngõ tắt Dòng vào cổng CMOS mức logic nhỏ nên không gây 155 Tuy nhiên Veo = Von= 5V - tượng gidm dién thé vao CMOS mức logic TT thường khoảng 3,5V, cần mắc thêm điện trở ngõ cổng TTL với nguồn Vẹạc R CMOS ——] —4 TLL để nâng áp Điện trở có trị Ven số từ 1kQ téi 10kQ ding tang điện áp mức 4,5V (H.6.16) lên đến 4V hay si Hình 6.16 Khi cổng CMOS hoạt động với điện áp nguồn lớn 5V không nối ghép ous trực tiếp với ngõ TTL mà phải ghép qua tầng đệm để nâng điện ngõ cổng TTL Trong trường hợp sử dụng vi mạch 410413 hay 40109 để dời mức điện Trường hợp mạch TTL giao tiếp với ngõ cổng CMOS, vé mat với điện mức logic ngõ cổng CMOS hoan toan tuong thích CMOS mức điện ngõ vào cổng TTL Tuy nhiên ngõ loại 4XXX mức 1, cấp dịng tối đa khoảng 0,BmA TTL yêu cổng 4mA 74HCXXX hay 74HCTXXX ngõ vào lại, cầu đòng mức phạm vi từ 20u1Ä đến B0uA Ngược ngõ CMOS mức với loại 4XXX 4mA nhận loại 74HCXXX dòng khoảng hay 74HCTXXX, 0,õmA đối lúc TTL ngõ vào cổng TTL cấp dịng từ 4mA đến 20mA Do cổng sử dụng ghép với ngõ cổng CMOS thơng qua tầng đệm Có thể vi mạch chức 4009, tiếp trường hợp 156 4010, 4049, 4050 để thực giao TAI LIEU THAM KHAO Kỹ thuật số tộp 1- Bùi Minh Tiêu NXB Dai học Trung học chuyên nghiệp 1977 NXB Prentice-Hall 1990 Digital Design- 2" Ed - M Morris Mano — Digital Design Principles and Practices - John F.Wakerly NXB Prentice-Hall 1991 Digital Engineering Design - Richard F.Tinder — NXB Prentice-Hall 1991 Fundamentals of Logic Design 4" Ed Charles H.Roth, Jr NXB West Info Access 1992 Digital Systems 5'°.Ed Ronald J.Tocci NXB Prentice-Hall 1991 Cơ sở kỹ thuật điện tử số - Đại học Thanh Hoa, Bắc Kinh NXB Giáo dục 1996 Kỹ thuật số - Nguyễn Thúy Vân NXB Khoa học Kỹ thuật 1994 157 KỸ THUẬT SỐ Nguyễn Như Anh ĐẠI HỌC NHÀ XUẤT BẢN QUỐC GIA TP HỒ CHÍ MINH KP 6, P Linh Trung, Q Thủ Đức, TPHCM Số Công trường Quốc tế, Q.3, TPHCM ĐT: 38239172, 38239170 Fax: 38239172; Email: vnuhp@vnu hem.edu.vn *xw* Chịu trách nhiệm xuết TS HUYNH BA LAN Tổ chức thảo uà chịu trách nhiệ m uê tác quyền TRUONG DAI HOC BACH KHOA — DHQG TPHCM Biên tập NGUYEN TIEN NAM NGUYEN HUYNH Sửa in NGUYEN LOAN Trinh bay bia TRUONG NGOC TUAN In tái 1.000 cuốn, khổ 16 x 24 em Số đăng ky KHXB: 84-2011/CXB/218-04/DHQG-TPHCM Quyết định xuất số: 106/QD-DHQGTPHCM/TB ngày 26/01/2011 Nhà xuất ĐHQG TPHCM In Xưởng in Đại học Bách khoa - ĐHQG TP.HCM Nộp lưu chiểu tháng năm 2011