(Luận văn) giả lập hệ thống nhúng trên vi mạch lập trình được

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI Là CÔNG HUẤN lu an n va p ie gh tn to Giả lập hệ thống nhúng vi mạch lập trình d oa nl w nf va an lu LUẬN VĂN THẠC SĨ KỸ THUẬT ĐIỆN TỬ z at nh oi lm ul z m co l gm @ Hà Nội, 2011 an Lu n va ac th si BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI Là CÔNG HUẤN Giả lập hệ thống nhúng vi mạch lập trình lu an n va p ie gh tn to nl w LUẬN VĂN THẠC SĨ d oa KỸ THUẬT ĐIỆN TỬ nf va an lu lm ul z at nh oi NGƯỜI HƯỚNG DẪN KHOA HỌC: TS NGUYỄN ĐỨC MINH z m co l gm @ an Lu Hà Nội, 2011 n va ac th si Môc lôc Môc lôc T 03 T 03 Danh mơc h×nh vÏ T 03 T 03 Các thuật ngữ viết tắt T 03 T 03 Mở đầu T 03 T 03 Ch¬ng T 03 Tỉng quan hƯ thèng ®iỊu khiĨn nhóng T 03 1.1 T 03 T 03 Giíi thiƯu hƯ thèng nhóng: T 03 T 03 T 03 lu an 1.1.1 T 03 C¸c kh¸i niƯm vỊ hƯ nhóng T 03 T 03 va 1.1.2 T 03 T 03 n 1.1.3 T 03 T 03 1.2.1 C¸c thành phần kiến trúc 17 T 03 T 03 ie gh tn to T 03 T 03 p 1.2.2 T 03 T 03 Mét sè nỊn phÇn cøng nhóng th«ng dơng 51 T 03 T 03 ThiÕt kÕ hƯ nhóng: tổ hợp phần cứng phần mềm 64 nl Quy trình phát triển 64 T 03 T 03 T 03 nf va Kh¸i niƯm vµ øng dơng FPGA 79 T 03 T 03 2.1.2 T 03 T 03 Tr×nh tù thiÕt kÕ mét chip 86 T 03 T 03 2.1.4 T 03 Giíi thiƯu KIT FPGA cđa mét sè h·ng 92 T 03 z Giới thiệu mạch phát triển XST 3S 1000 hÃng XESS 92 T 03 T 03 Giíi thiƯu Board DE2 cđa Altera 96 T 03 T 03 T 03 T 03 m Giíi thiƯu chung 100 T 03 T 03 T 03 an Lu 3.1.1 T 03 Mô hình nhà thông minh 100 T 03 co T 03 T 03 l Ch¬ng T 03 T 03 gm 2.2.2 T 03 @ 2.2.1 3.1 T 03 T 03 T 03 T 03 T 03 Ng«n ngữ mô tả phần cứng VHDL 90 T 03 T 03 T 03 z at nh oi 2.1.3 T 03 T 03 KiÕn tróc FPGA 81 T 03 T 03 T 03 lm ul 2.1.1 2.2 T 03 Giới thiệu chung FPGA ngôn ngữ VHDL 79 T 03 T 03 T 03 Vi mạch lập trình đợc 79 T 03 an T 03 T 03 lu Chơng d Phân tích yêu cầu mô hình hóa kiện 65 T 03 T 03 T 03 oa 1.3.2 T 03 T 03 T 03 w 1.3.1 2.1 T 03 T 03 T 03 T 03 T 03 1.3 T 03 CÊu tróc phÇn cøng cđa hƯ nhóng 17 T 03 T 03 T 03 Đặc điểm công nghệ xu phát triển hƯ nhóng 13 T 03 1.2 T 03 LÜnh vùc øng dơng cđa hƯ nhóng 13 T 03 T 03 T 03 T 03 T×nh h×nh nghiªn cøu trªn thÕ giíi 100 T 03 T 03 n va ac th si 3.1.2 T 03 3.2 T 03 Tình hình nghiên cứu nớc 102 T 03 T 03 Giải pháp iBMS cho nhà thông minh 104 T 03 T 03 T 03 3.2.1 T 03 Tæng quan 104 T 03 T 03 3.2.2 T 03 T 03 3.2.3 T 03 3.2.4 T 03 3.2.5 T 03 Ch¬ng T 03 T 03 Phân tích yêu cầu 112 T 03 T 03 T 03 4.1.1 T 03 Phân tích yêu cầu chức 112 T 03 T 03 lu an 4.1.2 T 03 T 03 Ph©n tích yêu cầu phi chức 115 T 03 va 4.2 T 03 T 03 hệ thống nhà thông minh FPGA 112 T 03 4.1 T 03 Các khuyến nghị 109 T 03 T 03 T 03 Chi phí đầu t lợi Ých 108 T 03 T 03 T 03 C«ng nghệ tiêu chuẩn 107 T 03 T 03 T 03 Thành phần, chức nhiệm vụ 105 T 03 T 03 T 03 T 03 T 03 T 03 ThiÕt kÕ hÖ thèng 116 T 03 T 03 T 03 n 4.2.1 to T 03 Mô hình tỉng qu¸t hƯ thèng 116 T 03 T 03 tn 4.2.2 T 03 ThiÕt kÕ phÇn cøng 118 T 03 T 03 T 03 ThiÕt kÕ phÇn mỊm 137 T 03 T 03 ie gh 4.2.3 T 03 T 03 T 03 p Kết luận kiến nghị 144 T 03 T 03 w Tµi liƯu tham kh¶o .145 T 03 T 03 d oa nl nf va an lu z at nh oi lm ul z m co l gm @ an Lu n va ac th si Danh mơc h×nh vÏ H×nh 1-1: HƯ nhóng 10 T 03 T 03 Hình 1-2: Phân bổ quan hệ hệ nhúng thời gian thực 12 T 03 T 03 H×nh 1-3: KiÕn trúc điển hình chip VXL/VDK nhúng 17 T 03 T 03 H×nh 1-4: CÊu tróc CPU 18 T 03 T 03 Hình 1-5: Mô tả trạng thái tín hiệu hoạt động VXL 21 T 03 T 03 Hình 1-6: Mô tả trạng thái tín hiệu logic tăng giảm 22 T 03 T 03 H×nh 1-7: Mô tả trạng thái độ trễ lan truyền tín hiÖu 22 T 03 T 03 Hình 1-8: Thời gian thiết lập lu tr÷ .23 T 03 T 03 lu an H×nh 1-9: Hiện tợng Metastabilit hoạt động Triger D 23 T 03 T 03 va Hình 1-10: Mô tả mô hình trạng thái contention 24 T 03 T 03 n to Hình 1-11: Độ rộng tần số xung nhịp chuẩn 24 T 03 T 03 tn H×nh 1-12: Chu kỳ hoạt động Bus dồn kênh 26 T 03 T 03 gh H×nh 1-13: KiÕn tróc bé nhí von Neumann vµ Havard 27 T 03 T 03 p ie Hình 1-14: Nguyên lý điều khiển tách kênh truy nhập bus địa bus d÷ liƯu 28 T 03 T 03 w Hình 1-15: Nguyên lý cấu tạo hoạt ®éng xãa cña EPROM 29 T 03 T 03 nl oa Hình 1-16: Sơ đồ nguyªn lý ghÐp nèi EPROM víi VXL 29 T 03 T 03 d H×nh 1-17: CÊu tróc nguyªn lý bé nhí RAM 30 T 03 T 03 lu an Hình 1-18: Cấu trúc phần tư nhí DRAM 30 T 03 T 03 nf va H×nh 1-19: Nguyªn lý ghÐp nèi (më réng) RAM víi VXL 31 T 03 T 03 lm ul Hình 1-20: Bộ đình thời/bộ đếm bit cña AVR 32 T 03 T 03 Hình 1-21: Sơ đồ nguyên lý hoạt động định thời chó canh 34 T 03 T 03 z at nh oi Hình 1-22: Nguyên lý hoạt động định thời chó canh 35 T 03 T 03 Hình 1-23: Nhịp hoạt ®éng DMA 36 T 03 T 03 Hình 1-24: Sơ đồ nguyên lý mạch chuyển đổi DAC 38 T 03 T 03 z T 03 gm @ Hình 1-25: Sơ đồ nguyên lý mạch chuyển đổi ADC 38 T 03 Hình 1-26: Sơ đồ nguyên lý cÊu tróc ADC1754A 39 T 03 T 03 l H×nh 1-27: Sơ đồ bố trí chân Chip ADC574A .40 T 03 T 03 co Hình 1-28: Giản đồ chức 82C55A 42 T 03 T 03 m an Lu H×nh 1-29: Thanh ghi từ điều khiển chọn chế độ hoạt động cho 82C55A 43 T 03 T 03 H×nh 1-30: Sơ đồ cấu trúc chức 8354 45 T 03 T 03 n va ac th si H×nh 1-31: Cấu trúc nguyên lý điển hình cổng vào/ra logic giao diÖn nèi tiÕp 46 T 03 T 03 Hình 1-32: Cấu trúc đơn giản hóa USART 46 T 03 T 03 Hình 1-33: Mode hoạt động truyền thông ®ång bé 47 T 03 T 03 Hình 1-34: Mode hoạt động truyền thông dị 47 T 03 T 03 H×nh 1-35: KÕt nối nguyên lý truyền thông SPI Master mét Slave 49 T 03 T 03 Hình 1-36: Sơ đồ kết nối truyền thống SPI đơn vị Master nhiều đơn vị Slave 50 T 03 T 03 Hình 1-37: Cấu trúc nguyên lý cđa V§K víi cÊu tróc Havard 52 T 03 T 03 H×nh 1-38: KiÕn tróc cđa häc V§K AVR 53 T 03 T 03 H×nh 1-39: Sơ đồ khối chức kiến trúc PIC 16F873A 53 T 03 T 03 Hình 1-40: Giản đồ khối chức DSP TMS320C28xx 55 T 03 T 03 lu Hình 1-41: Cấu trúc PROM PLA 56 an T 03 T 03 va H×nh 1-42: CÊu tróc chung cña PAL 57 T 03 T 03 n H×nh 1-43: CÊu tróc nguyªn lý cđa FPGA 58 T 03 T 03 to tn Hình 1-44: Cấu trúc CLB LAB 59 T 03 T 03 gh H×nh 1-45: Khèi logic d¹ng MUX 62 T 03 T 03 p ie Hình 1-46: LUT thực hàm tổ hợp AND vµ OR 63 T 03 T 03 Hình 1-47: Hình ảnh Chip có cột khối RAM nhúng 63 T 03 T 03 w nl Hình 1-48: Sơ đồ nguyên lý mạch ghép nối VĐK FPGA 64 T 03 T 03 oa Hình 1-49: Mô hình phát triĨn hƯ thèng nhóng 65 T 03 T 03 d lu H×nh 1-50: Ví dụ mô hình dạng Petri 67 T 03 T 03 an Hình 1-51: Mô hình Petrinet hoạt động song song 68 T 03 nf va T 03 H×nh 1-52: Hoạt động đếm với dung lợng hữu hạn 69 T 03 T 03 lm ul Hình 1-53: Hoạt động tạo sử dụng đếm 70 T 03 T 03 z at nh oi Hình 1-54: Hoạt động loại trừ hai tác vụ song song chia sẻ chung tài nguyên 71 T 03 T 03 Hình 1-55: Hoạt động hệ thống gồm tạo sử dụng 72 T 03 T 03 Hình 1-56: Hoạt động hệ thống gồm tạo sử dụng 72 T 03 T 03 z Hình 1-57: Hoạt động hệ thống gồm tạo bé sư dơng 72 T 03 T 03 @ T 03 gm Hình 1-58: Hoạt ®éng ®ång bé víi hai m¹ng mơc 75 T 03 T 03 l Hình 1-59: Mô tả điều khiển luồng tàu ®iÖn 76 T 03 co H×nh 2-1: KiÕn tróc chung cđa FPGA .81 T 03 T 03 m H×nh 2-2: Mét logic Block điển hình 81 T 03 T 03 an Lu H×nh 2-3: Configurable Logic Blocks 82 T 03 T 03 n va ac th si H×nh 2-4: Programmable Interconnect 83 T 03 T 03 Hình 2-5: Cấu trúc thành phần Spartan 3A 86 T 03 T 03 H×nh 2-6: Tr×nh tù thiÕt kÕ hƯ thèng trªn nỊn FPGA 87 T 03 T 03 Hình 2-7: Quy trình thiết kế Chip dựa VHDL 92 T 03 T 03 H×nh 2-8: KIT XSA-3S1000 93 T 03 T 03 Hình 2-9: Sơ đồ cấu trúc cña XSA-3S1000 94 T 03 T 03 H×nh 2-10: KIT XST – 3.0 94 T 03 T 03 H×nh 2-11: Kết hợp XSA-3S1000 XST-3.0 95 T 03 T 03 H×nh 2-12: KIT DE2 96 T 03 T 03 Hình 2-13: ứng dụng DE2 làm TV Box 98 T 03 T 03 lu H×nh 2-14: øng dơng DE2 lµm chuét USB (PaintBrush) 98 an T 03 T 03 va H×nh 2-15: ứng dụng DE2 máy karaoke chơi nhạc từ card SD 99 T 03 T 03 n Hình 3-1: Mô hình hệ thống iBMS 106 T 03 T 03 to tn H×nh 3-2: HƯ thèng BMS kiểu cũ với cáp truyền dẫn độc lập 107 T 03 T 03 gh Hình 3-3: Hê thống BMS kiểu với cáp trun dÉn tÝch hỵp chn TCP/IP 108 T 03 T 03 p ie Hình 3-4: Khuyến nghị thiÕt kÕ hÖ thèng iBMS 110 T 03 T 03 H×nh 4-1 Mô hình nhà thông minh 112 T 03 T 03 w nl Hình 4-2: Sơ đồ phân cấp chức hệ thống 116 T 03 T 03 oa H×nh 4-3: Mô hình tổng quan hệ thống 116 T 03 T 03 d lu Hình 4-4: Sơ đồ khối ®iỊu khiĨn trung t©m 118 T 03 T 03 an nf va Hình 4-5: Sơ đồ khối UART 120 T 03 T 03 H×nh 4-6: Xung clock cđa hƯ thèng 121 T 03 T 03 lm ul H×nh 4-7: Sơ đồ khối FPGA dòng Cyclone II 123 T 03 T 03 z at nh oi Hình 4-8: Vận hành modem TC35i 128 T 03 T 03 Hình 4-9: Sơ đồ kÕt nèi RS232, SIM vµ Reset 128 T 03 T 03 Hình 4-10: Sơ đồ nguồn nuôi cho TC35i 129 T 03 T 03 z Hình 4-11: Sơ đồ chân kết nèi víi TC35i 129 T 03 T 03 @ gm H×nh 4-12: Giao diƯn kÕt nèi Modem TC35i víi PC 129 T 03 T 03 l Hình 4-13: Phần cài đặt cổng COM ®Ĩ kÕt nèi víi Modem GSM 130 T 03 T 03 T 03 m co Hình 4-14: Phần phản hồi Modem GSM 130 T 03 Hình 4-15: Phần liên quan đến gọi 130 T 03 T 03 an Lu Hình 4-16: Phần liên quan đến tin nh¾n 131 T 03 T 03 n va ac th si Hình 4-17: Xung điều khiển từ xa 131 T 03 T 03 Hình 4-18: Xung điều khiển từ xa tiết kiệm lợng 132 T 03 T 03 H×nh 4-19: Khung trun hång ngo¹i 132 T 03 T 03 H×nh 4-20: Khung truyền hồng ngoại tiết kiệm lợng 133 T 03 T 03 H×nh 4-21: Sơ đồ đầu vào cảm biến qua cách ly quang 133 T 03 T 03 Hình 4-22: Sơ đồ chân kết nối với bo mạch FPGA kết nối ba mạch không dây 134 T 03 T 03 Hình 4-23: Sơ đồ kÕt nèi víi Max 232 ®Ĩ kÕt nèi víi Modem TC35i 134 T 03 T 03 Hình 4-24: Sơ đồ kết nối USB với máy tính PC 135 T 03 T 03 Hình 4-25: Sơ đồ mạch FPGA kÕt nèi ROM, RAM vµ FLASH 135 T 03 T 03 Hình 4-26: Sơ đồ kết nối hình LCD chíp nhớ EPROM 136 T 03 T 03 lu Hình 4-27: Sơ đồ kết nối rowle điều khiÓn 136 an T 03 T 03 va H×nh 4-28: Lu ®å cho hÖ thèng .137 T 03 T 03 n Hình 4-29: Lu đồ thuật toán cho chơng trình 141 T 03 T 03 to tn Hình 4-30: Lu đồ thuật toán kiểm tra xử lý tin tức đến SMS 141 T 03 T 03 gh Hình 4-31: Lu đồ thuật toán kiểm tra xử lý d÷ liƯu UART_USB 142 T 03 T 03 p ie Hình 4-32: Lu đồ thuật toán hiển thị thông tin LCD 2x16 142 T 03 T 03 H×nh 4-33: Lu đồ thuật toán kiểm tra xử lý phÝm nhÊn 143 T 03 T 03 w nl Hình 4-34: Lu đồ thuật toán kiểm tra xử lý lối vào cảm biến 143 T 03 T 03 d oa nf va an lu z at nh oi lm ul z m co l gm @ an Lu n va ac th si Các thuật ngữ viÕt t¾t lu an n va P P p ie gh tn to nl w d nf va an lu z at nh oi lm ul z m co l gm @ XESS Arthimetic Logic Unit Building Automation System binary coded decimal Building Management System Configurable Logic Blocks Com-plex Programmable Logic Device Central Processing Unit) Digital Clock Manager Double Data-Rate Direct Memory Access Digital Signal Processing Field Programmable Device Field Pro-grammable Gate Array Hardware description language Inter-IC Intelligent building Management System Intelligent City System Institue of Electrical and Electronics Engineers Intelligent Factory System Input/Output Blocks Lookup Table Multiplexer) Programmable Logic Array Programmable Read Only Memory Register transfer level Simple Program-mable Logic Device Very High Speed Integrated Circuit Hardware Description Lanuage X Engineering Software Systems Corporation oa ALU BAS BCD BMS CLBs CPLD CPU DCM DDR DMA DSP FPD FPGA HDL I2C iBMS ICS IEEE IFS IOBs LUT MUX PLA PROM RTL SPLD VHDL an Lu n va ac th si Mở đầu Ngy nay, việc nghiên cứu, phát triển ứng dụng công nghệ hệ thống nhúng vào sống ngày phát triển không ngõng ë ViƯt Nam, ngµy 19/07/2010, Thđ tíng ChÝnh phđ đà ký định số 49/2010/QD-TTg việc phê duyệt danh mục công nghệ cao đợc u tiên phát triển Trong danh mục Quyết định này, công nghệ hệ thống nhúng có vị trí đứng thứ hai Điều đủ cho thấy việc u tiên phát triển hệ thống nhúng Việt Nam ngày đợc quan tâm lu an Trong thời gian vừa qua, đợc híng dÉn cđa TS Ngun §øc Minh, n va em đà có nghiên cứu đề tài Giả lập hệ thống nhúng vi mạch lập tn to trình đợc Thông qua đề tài luân văn này, em đà có tìm hiểu hệ gh thống nhúng, vi mạch lập trình đợc Thông qua đó, đà áp dụng vào việc p ie giả lập hệ thống nhúng Ngôi nhà thông minh thông qua việc sử dụng w kit Cyclone kit TC35i Kết nghiên cứu này, em đà làm thử oa nl nghiệm đa sản phẩm mô hình với mục đích giả lập hệ thống dựa d giải ph¸p iBMS lu nf va an Trong thêi gian thùc luận văn này, em cảm ơn bảo, hớng dẫn tận tình TS Nguyễn Đức Minh lm ul Do số điều kiện nghiên cứu hạn chế, nên luận văn z at nh oi số thiếu sót định Rất mong nhận đợc đóng góp quý thầy, cô bạn để luận văn đợc hoàn thiện z Chân thành cảm ơn m co l gm @ Sinh viên an Lu Là Công Huấn n va ac th si 131 lu an n va ie gh tn to p Hình 4-16: Phần liên quan đến tin nhắn nl w 4.2.2.4 Giao tiÕp ®iỊu khiĨn tõ xa d oa Điều khiển từ xa điều khiển TV cđa Sony §iỊu khiĨn TV SONY an lu sư dụng loại mà hóa độ rộng bít, kiểu mà hoá đơn giản cho việc giải nf va mà HÃy xem xét khoảng thời gian nhỏ T cỡ 600às Mỗi bit truyền kết lm ul hợp -T+T cho bít -T+2T cho bít 1.Vì vËy bit cã chiỊu dµi 1200µs vµ bit cã chiỊu dµi 1800µs z at nh oi z l gm @ co Hình 4-17: Xung điều khiển từ xa m Møc lªn (+T) tÝn hiƯu trªn cã nghĩa hồng ngoại đợc truyền đi, mức an Lu xuống (-T) nghĩa Để tiết kiệm Pin, hầu hết nhà sản xuất khoảng 5/6 n va ac th si 132 thËm chÝ 3/4 so víi ®é rộng xung nh lý thuyết Bằng cách này, pin 500 sử dụng đợc tới 600giờ (5/6) 800 (3/4) Một số nhà sản xuất khác không quan tâm vấn đề Họ tăng cờng hiệu truyền tín hiệu cách mở rộng chót kho¶ng thêi gian sãng mang 36 KHz tÝch cùc rút nhắn khoảng thời gian Nh tín hiƯu tư REMOTE SONY cã d¹ng sãng nh sau: lu an n va Hình 4-18: Xung điều khiển từ xa tiết kiệm lợng tn to Phần đợc truyền gọi Header (thông tin đầu), đợc coi bit bắt đầu (START bit), phần mào đầu có độ rộng 3T hay 1800às.Tiếp theo phần gh p ie Header bạn thấy 12 bit liên tiếp đợc giải điều chế nh sau: 500às im lặng +1300às hång ngo¹i = bit d oa nl w 500às im lặng + 700às hồng ngoại = bit nf va an lu z at nh oi lm ul z gm @ Hình 4-19: Khung truyền hồng ngoại Bit sau bit START bit LSB, ta đặt tên bit0 ,Bbit cuối l R R R R R R R an Lu B7 -B11 : bit địa R m B0 -B6 : bit m· lÖnh R R co B11 R R n va ac th si 133 Trong hình 4-19, địa 02H, mà lệnh 16H Có 32 khả địa 128 lệnh Toàn bé thêi gian trun ®i cđa khung cã thĨ thay ®ỉi theo thêi gian v× ®é réng cđa bit > độ rộng bit Nếu bạn giữ nút bấm, khung liệu lặp lại sau 25ms Nếu bạn sử dụng mắt nhận hồng ngoại có sẵn thị trờng, tất dạng sóng bị đảo lại nh sau: lu an Hình 4-20: Khung truyền hồng ngoại tiết kiệm lợng va n 4.2.2.5 Các sơ đồ chi tiết phần cứng p ie gh tn to d oa nl w nf va an lu z at nh oi lm ul z @ m co l gm Hình 4-21: Sơ đồ đầu vào cảm biÕn qua c¸ch ly quang an Lu n va ac th si 134 lu an n va gh tn to p ie Hình 4-22: Sơ đồ chân kết nối với bo mạch FPGA kết nối ba mạch không d oa nl w d©y nf va an lu z at nh oi lm ul z co l gm @ m Hình 4-23: Sơ đồ kết nối với Max 232 ®Ĩ kÕt nèi víi Modem TC35i an Lu n va ac th si 135 lu an n va to p ie gh tn Hình 4-24: Sơ đồ kết nối USB víi m¸y tÝnh PC d oa nl w nf va an lu z at nh oi lm ul z l gm @ Hình 4-25: Sơ đồ mạch FPGA kÕt nèi ROM, RAM vµ FLASH m co an Lu n va ac th si 136 lu an n va p ie gh tn to nl w d oa Hình 4-26: Sơ đồ kết nối hình LCD vµ chÝp nhí EPROM nf va an lu z at nh oi lm ul z Hình 4-27: Sơ đồ kết nèi rowle ®iỊu khiĨn m co l gm @ an Lu n va ac th si 137 4.2.3 Thiết kế phần mềm 4.2.3.1 Lu đồ cho hệ thống lu an n va p ie gh tn to d oa nl w nf va an lu lm ul Hình 4-28: Lu đồ cho hệ thống z at nh oi Các Nios II lu đồ phát triển bao gồm bớc phát triển: Bớc thiết kế phần cứng, bớc thiết kế phần mềm bớc thiết kế hệ thống, liên quan đến phần cứng phần mềm Để đơn giản hệ thống Nios z gm @ II, ngời thực tất bớc Đối với nhiều hệ thống phức tạp, riêng biệt thiết kế phần cứng phần mềm phải chịu trách l co nhiệm cho bớc khác Hệ thống bớc thiết kế liên quan đến m phần cứng phần mềm, yêu cầu đầu vào hai bên Trong an Lu trờng hợp phần cứng riêng biệt đội phần mềm, điều quan trọng phải n va ac th si 138 biết xác tập tin thông tin phải đợc thông qua đội điểm giao lu lợng thiết kế Việc thiết kế bớc hớng dẫn tập trung vào phát triển phần cứng cung cấp giới thiệu đơn giản để phát triển phần mềm Để biết thêm chi tiết trình phát triển phần mềm, Altera khuyến nghị bạn đọc Hớng dẫn phát triển phần mềm có sẵn từ Nios II IDE giúp hệ thống sau bạn hoàn thành hớng dẫn Yêu cầu phân tích hệ thống lu an Các lu đồ phát triển bắt đầu với hoạt động predesign bao gồm n va phân tích yêu cầu ứng dụng, chẳng hạn nh: tn to Hiệu suất tính toán đợc yêu cầu áp dụng? gh Bao nhiêu băng thông thông qua yêu cầu ứng dụng? p ie Những loại giao diện đợc yêu cầu áp dụng gì? w Có yêu cầu ứng dụng đa luồng cho phần mềm? oa nl Căn vào câu trả lời cho câu hỏi này, bạn xác định cụ thể d yêu cầu hệ thống, chẳng hạn nh: lu nf va an  Bé xö lý lâi Nios II đợc sử dụng: nhỏ nhanh hơn? Các thành phần cần thiết kế? Có loại? z at nh oi có? lm ul Trong thời gian thực hệ điều hành (RTOS) để sử dụng, Trong trờng hợp tăng tốc phần cứng logic cải thiện đáng kể hệ thèng hiƯu st? z gm @ VÝ dơ: m chÐp liệu? co l - Có thể thêm thành phần loại bỏ lÃng phí xử lý với DMA chu kú an Lu n va ac th si 139 - Cã thĨ thªm tïy chØnh cã thĨ thay vòng lặp quan trọng thuật toán DSP ? - Cã thÓ Nios II C-to- Hardware (C2H) Compiler Acceleration cải thiện hiệu suất? Câu trả lời cho câu hỏi liên quan đến nhóm phần cứng nhóm phần mềm Xác định tạo hệ thống SOPC Builder Sau phân tích yêu cầu phần cứng hệ thống, bạn sử dụng lu an SOPC Builder công cụ đợc bao gồm phần mỊm Altera Quartus II Sư n va dơng SOPC Builder bạn định Nios II xử lý lõi (s), nhớ, tn to thành phần hệ thống khác bạn yêu cầu SOPC Builder tự động tạo ie gh kết nối logic để tích hợp thành phần hệ thống phần cứng p Bạn chọn từ danh sách nhân xử lý đạt tiêu chuẩn nl w thành phần cung cấp với thiết kế nhúng Nios II Suite Bạn d oa thêm bạn riêng tùy chỉnh phần cứng để tăng tốc hiệu hệ thống Bạn an lu thêm tùy chỉnh hớng dẫn để lõi logic Nios II mà tăng tốc hiệu suất CPU, bạn thêm thành phần tùy chỉnh mà offloads nhiệm vụ từ nf va CPU Hớng dẫn bao gồm việc thêm xử lý tiêu chuẩn thành phần lm ul lõi, nhng không bao gồm việc thêm logic tùy chỉnh cho hệ thống z at nh oi Các đầu chÝnh cña SOPC Builder nh sau:  SOPC Builder System File (ptf) - Tập tin lu trữ nội z dung phần cứng hệ thống SOPC Builder Các Nios II IDE yêu cầu @ co l phần cứng gm SOPC Builder System File để biên dịch phần mềm cho mục tiêu m Ngôn ngữ mô tả phần cứng (HDL) tập tin - Những tập tin an Lu thiết kế phần cứng mô tả tập tin mà hệ thống SOPC Builder n va ac th si 140  Sư dơng phÇn mỊm Quartus II để biên soạn tập tin HDL FPGA tổng thể thiết kế thành đối tợng SRAM File (SOF) Quartus II nhiệm vụ Phát triển Phần cứng: Sau bạn tạo hệ thống Nios II cách sử dụng SOPC Builder, bạn tích hợp vào tổng thể dự án Quartus II Sử dụng phần mềm Quartus II, bạn thực tất nhiệm vụ cần thiết để tạo thiết kế phần cứng FPGA cuối Nh hình 4-27, thiết kÕ FPGA nhÊt thiÕt bao gåm logic ngoµi hƯ thèng Nios II Bạn tích hợp phần cứng riêng lu bạn modul vào thiết kế FPGA, bạn tích hợp khác làm sẵn sở hữu an n va trí tuệ (IP) thiết kế mô-đun có sẵn từ Altera thứ ba bên cung cấp dịch vụ thống Nios II Sử dụng phần mềm Quartus II, bạn định vị chân (assign pin p ie gh tn to IP Hớng dẫn không bao gồm việc thêm logic khác bên hệ w locations) tín hiệu I /O, xác định yêu cầu thời gian (Timing Requestions), oa nl áp dụng hạn chế thiết kế khác d Cuối cùng, bạn biên dịch dự án Quartus II để tạo file Object lu nf va an SRAM để cấu hình cho FPGA Bạn tải file SRAM Object vào FPGA bo mạch mục tiêu sử dụng cáp tải Altera, chẳng hạn nh Blaster-USB Sau lm ul cấu hình, FPGA thực hiên hành vi theo quy định thiết kế phần cứng, z at nh oi mà trờng hợp nµy lµ mét Nios II bé xư lý hƯ thèng 4.2.3.2 Lập trình cho FPGA z Chuẩn bị code gồm cã: @ UART kÕt nèi víi TC35i sư dơng ng¾t  UART_USB kÕt nèi víi m¸y tÝnh PC qua USB sư dơng m co ng¾t l gm  Timer0 dành cho định thời gian tick cho hệ thống Hiển thị LCD thông tin thiết bị tin nh¾n an Lu  n va ac th si 141 PIO output danh cho điều khiển rơ le vµ led  PIO input key danh cho cảm biến sử dụng ngắt PIO input for Remote Các lu đồ thuật toán bản: lu an n va p ie gh tn to d oa nl w nf va an lu H×nh 4-29: Lu đồ thuật toán cho chơng trình z at nh oi lm ul z m co l gm @ an Lu Hình 4-30: Lu đồ thuật toán kiểm tra xử lý tin tức đến SMS n va ac th si 142 lu an va n H×nh 4-31: Lu đồ thuật toán kiểm tra xử lý liệu UART_USB p ie gh tn to d oa nl w nf va an lu z at nh oi lm ul Hình 4-32: Lu đồ thuật toán hiển thị thông tin trªn LCD 2x16 z m co l gm @ an Lu n va ac th si 143 lu an va n Hình 4-33: Lu đồ thuật toán kiểm tra vµ xư lý phÝm nhÊn p ie gh tn to d oa nl w nf va an lu z at nh oi lm ul Hình 4-34: Lu đồ thuật toán kiểm tra xử lý lối vào cảm biÕn z m co l gm @ an Lu n va ac th si 144 KÕt luËn vµ kiÕn nghị Trong khuôn khổ đề tài luận văn mình, em đà nghiên cứu đợc số vấn đề hệ thống nhúng, vi mạch lập trình đợc, hệ thống nhúng ứng dụng cho nhà thông Kết thúc luận văn, em đà có sản phẩm giả lập hệ thống nhúng ứng dụng cho nhà thông minh Với điều kiện có, hệ thống đợc giả lập có khả giao tiếp, điều khiển thông qua hệ thống GSM (thông qua modem TC35i), qua điều khiển từ xa qua hệ thống máy tính giám sát Đặc biệt, thông qua việc giám sát điều khiĨn b»ng lu tin nh¾n SMS qua modem GSM, hƯ thống đợc mô đợc ứng an va dụng thực tế đặc biệt việc giám sát đơn vị cố định nh trạm BTS, n nhà xởng sản xuất, sở đào tạo, tn to Trong tơng lai, hớng nghiên cứu mở rộng việc phát triển hệ gh p ie thống sensor đa dạng hệ thống điều khiển mở Việc giúp cho hệ w thống có nhiều khả giám sát nh giám sát nguồn lợng, giám oa nl sát thông tin, giám sát hình ảnh, âm thanh, Ngoài ra, việc tạo điều d khiển mở cho phép nâng cao, tăng cờng tính hiệu viƯc sư dơng hƯ an lu thèng vµ dƠ dµng việc thao tác, sử dụng Mặt khác, đề tài cịng cã híng nf va nghiªn cøu viƯc trun dÉn tín hiệu đồng thông qua hệ thống thông tin sẵn lm ul có nh đờng tín hiệu thoại, ADSL, kênh riêng Từ nâng cấp hệ z at nh oi thống mở rộng chức điều khiĨn tõ xa th«ng qua internet z m co l gm @ an Lu n va ac th si 145 Tài liệu tham khảo D Vanden Bout (2005), XSA Board SDRAM Controller, XESS Corporation, Carolina Đặng Thạch Quân (2008), Hệ thống quản trị tòa nhà thông minh sở hạ tầng mạng thông tin, Tài liệu quyền QD-Tek, 26, tr 1, Giảng viên khoa Điện - Điện tử trờng ĐH Tôn Đức Thắng (2010), Giải pháp thực nhà thông minh với chi phí thấp, Khoa học đời sống, 57, tr 58, 59, 60 lu Lothar Thiele (2006), Embedded Systems, Lecture Notes, Swiss Federal an va Institute of Tech, Swiss n O.Gassman, H.Meixner (2001), Sensors in Intelligent buildings, Wiley- gh tn to VHC, Germany ie Olli S., Jaakko A (2006), Embedded Systems, Lecture Notes, Helsinki p University of Tech, Swedish nl w Peter Marweden (2006), Embedded Systems Design, Springer, Berlin d oa Stuart R.Ball (2002), Embedded Microprocessor Systems, Newnes, USA an lu Volnei A Pedroni (2004), Circuit Design with VHDL, MIT Press nf va Cambridge, London z at nh oi lm ul z m co l gm @ an Lu n va ac th si