Giáo trình Thực hành điện tử số

Giáo trình Thực hành điện tử số

THIẾT BỊ CHÍNH CHO CÁC BÀI THỰC HÀNH

ĐIỆN TỬ SỐ DTS-21

Thiết bị chính DTS-21 bao gồm các phần chức năng :

- Phần nguồn nuôi một chiều ổn định cung cấp các điện thế chuẩn cho các sơ đồ của thiết bị chính và cho các khối thực tập

- Máy phát tín hiệu và bộ tạo trạng thái logic cho các khối thực tập

- Phần chỉ thị trạng thái logic

Đặc trưng của các phần chức năng của thiết bị chính như sau :

NGUỒN NUÔI DC

1 NGUỒN DC KÉP (DC POWER SUPPLY)

A Nguồn DC cố định : +5V/1.5A,-5V/0.5A,
12V/0.5A, có bảo vệ quá tải

2 NGUỒN DC ĐIỀU CHỈNH (DC ADJUST POWER SUPPLY)

Nguồn DC thay đổi liên tục được : 0V…+15V/1A, có bảo vệ quá tải

MÁY PHÁT TÍN HIỆU

Tất cả các máy phát là độc lập, đồng thời cho ra mức TTL và CMOS Mức CMOS(+1.5V –15V) được tự động điều chỉnh theo chế độ nguồn DC điều chỉnh

3 MÁY PHÁT TẦN SỐ CHUẨN (STANDARD GENERATOR) :

− Tần số :1MHz, 50Hz, 1Hz

− Độ chính xác :
0.01%(1MHz)

− Khả năng tải : 10 TTL

4 MÁY PHÁT XUNG CLOCK(CLOCK GENERATOR) :

− 6 Khoảng tần số :1 – 1MHz

− Khả năng tải : 10 TTL

5 MÁY PHÁT TÍN HIỆU LƯỚI (LINE SIGNAL) :

− Tần số : 50Hz Thế ra : 6Vms Có chống quá tải

6 CÔNG TẮC LOGIC (DATA SWITCH) :LS1-LS16

− 2 x 8 DIP Switch, lối ra 16 bit mức TTL

− Khả năng tải 10 TTL

7 CÔNG TẮC LOGIC (DEBOUNCE SWITCH) : DS1-DS4

− 4 x công tắc gạt với sơ đồ hình thành xung

− Khả năng tải : 10 TTL

8 CÔNG TẮC XUNG (PULSER SWITCH) : PS1-PS2

− Hai bộ có lối ra điều khiển độc lập Mỗi bộ có công tắc với sơ đồ hình thành xung

− Mỗ bộ có lối ra tín hiệu phân cực dương và âm, độ rộng xung > 5ms

− Khả năng tải : 10 TTL

9 CÔNG TẮC CHỌN SỐ GẨY TRÒN (THUMBWEEL SWITCH) :

− 2 Digit, mã ra BCD, điểm chung là lối vào

DISPLAY

10 CHỈ THỊ TRẠNG THÁI LOGIC ( LOGIC INDICATORS) :

− 16 LED chỉ thị trạng thái logic cao (1) và thấp (0)

− Điện trở vào <100 KΩ

11 CHỈ THỊ SỐ (DIGITAL DISPLAY) :

− 4 bộ LED 7 segment độc lập

− Với bộ giải mã / driver BCD, 7 segment, các chốt lối vào

− Lối vào với mã 8 – 4 – 2 – 1

− Phân loại DL.RTL, DTL.TTL &

cổng với collector hở

− IC 3 trạng thái

− Cổng CMOS

− Các đặc trưng của cổng TTL

− Các đặc trưng của cổng CMOS

Logic gates (1)

IC logic gates – Definition

Logic gate Classification

Logic gate With Three State Output

CMOS gate

IC logic gates Charateristics

CMOS gate Charateristics

DE –

101

2 Cổng logic (2) ứng dụng

− Máy phát xung dùng cổng logic

− Bộ hình thành xung

− Gate generator

− Pulse width forming circuit

DE –

102

− Bộ so sánh số

− Bộ hợp kênh

− Bộ giải mã

− Bộ đếm và so sánh 2 digits

Logic gate Exp (1)

4 Các sơ đồ logic cơ bản (3)

− Bộ chuyển mạch logic hợp kênh

− Bộ chuyển mạch logic phân kênh

Logic gate Exp (3)

− Multiplexer

− Demultiplexer

DE –

104

5 Máy phát xung đồng hồ

− Bộ IC thời gian 555

− Bộ IC thời gian 74122

− Bộ tạo xung đồng hồ

Clock generator Exp

7 Các trigger và bộ ghi (2)

− Bộ đếm 4 bit, bộ chia, đếm vòng

− Bộ đếm mười

− Bộ đếm thuận – ngược

− Bộ đếm johnson và giải mã bộ phím

Sequential loic circuit (2)

BÀI 1 : CỔNG LOGIC (1) – ĐỊNH NGHĨA – PHÂN LOẠI –

ĐẶC TRƯNG

A THIẾT BỊ SỬ DỤNG :

1 Thiết bị chính cho thực tập điện tử số DTS-21

2 Đồng hồ đo

3 Khối thí nghiệm DE-201 cho bài thực tập về cổng logic (Gắn lên thiết bị chính DTS-21)

4 Phụ tùng : dây có chốt cắm 2 đầu

B CẤP NGUỒN VÀ NỐI DÂY

Khối DE-201 chứa 4 mảng sơ đồ (D1-1, 2, 3, 4) với các chốt cấp nguồn riêng Khi sử dụng mảng nào cần nối dây cấp nguồn cho mảng sơ đồ đó Đất (GND) của các mảng sơ đồ đã được nối với trạm đất chung :

1 Nối nguồn thế chuẩn +5V và đất (GND) từ bộ nguồn DC POWER

SUPPLY của thiết bị DTS- 21 với chốt +5V và đất (GND) của khối

DE-201

2 Nối nguồn thế điều chỉnh 0 4 +15V (cho linh kiện CMOS) từ bộ nguồn DC ADJUST POWER SUPPLY của thiết bị DTS-21 với chốt 0 4 +15V của khối DE-201

Nguồn một chiều 0 4 15V có thể điều chỉnh theo yêu cầu bằng cách văn biến trở chỉnh nguồn

* Chú ý cắm đúng giá trị và phân cực của nguồn

C CÁC BÀI THỰC TẬP

PHẦN A : ĐỊNH NGHĨA & PHÂN LOẠI

Định nghĩa, bảng giá trị

Nhiệm vụ :

− Tìm hiểu về bản chất mức logic và sự tồn tại vật lý của chúng

− Tìm hiểu thuật toán logic của các loại cổng logic phổ biến

Các bước thực hiện :

I 1 Yếu tố logic chứa 1 bit thông tin

1 Sử dụng dây có chốt cắm để nối mạch theo sơ đồ hình D1-0 :

Hình D1-0 Trạng thái logic và yếu tố logic đơn giản

15 8

LS8 +V

2 Nối công tắc logic LS8 của bộ công tắc DATA SWITCHES của DTS-21

với chốt 15 của bộ chỉ thị led đơn (LOGIC INDICATORS) Gạt công tắc

theo các vị trí kí hiệu “1” & “0”, theo dõi và ghi lại trạng thái của các led

tướng vào bảng D1-1

Công tắc

LS8 Đèn LED Mức thế Ký hiệu trạng thái Ký hiệu toán học

Sử dụng đồng hồ đo thế ở chốt 15 của bộ chỉ thị led đơn (LOGIC

INDICATORS)

3 Ghi giá trị thế đo vào bảng D1-1 theo trạng thái của công tắc LS8

4 Phát biểu định nghĩa về mức logic và yếu tố logic chứa 1 bit thông tin

I 2 Các cổng logic

1 cấp nguồn +5V cho mảng sơ đồ D1-1 :

- Sử dụng bộ chỉ thị logic (LOGIC INDICATORS) với các led đơn để

kiểm tra trạng thái logic của các cổng được chọn

- Để khảo sát nguyên lí hoạt động của các cổng, cần tác động mức cao

(H) :”1” (ví dụ :chập lên ngồn +5V)và mức thấp (L) : “0” (chập đất) tới

các lối vào của cổng để theo dõi phản ứng lối ra C của cổng được chọn

Để tránh cho lối ra vi mạch có thể bị chập nguồn hoặc đất ( làm hư

hỏng vi mạch), trong thí nghiệm sẽ sử dụng các công tắc logic (DATA

SWITCHS) của DTS-21 để tạo mức cao và thấpcho các lối vào cổng

2 khảo sát nguyên lí hoạt động của cổng đảo (inverter) :

Hình D1-1a cổng logic đảo ( inverter )

2.1 Nối đầu ra C của cổng đảo íC(hình D1-1a) với chốt 15 bộ chỉ thị logic Dùng dây nối vào A của một cổng IC1(vi dụ : IC1/a) với công tắc logic LS8 của DTS-21 Gạt công tắc logic từ 0 -> 1 và từ 1-> 0, quan sát trạng thái tương ứng của led chỉ thị : led sáng (trạng thái lối ra IC1 là cao ) (1), led tắt (trạng thái lối ra IC1 là thấp ) (0)

Ghi lại trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị D1-2

74LS0

8 LS8 5V

3 Khảo sát nguyên lý hoạt động của cổng không đảo với lối ra collector hở (O.C noninverter)

3.1 Nối đầu ra C của cổng IC2/a (hình D1-1b) với chốt 15 bộ chị thị logic Nối chốt ra C với chốt G để mắc tải ngoài R3 cho cổng hở.dùng dây nối lối vào A của cổng IC2/a với công tắc logic LS8 của mảng DATA SWITCHES/DTS-21 Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0, quan sát trạng thái tương ứng của led báo : led sáng : trạng thái lối ra IC2 là cao (1), led tắt : trạng thái lối ra IC2 là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị D1-3 Nối J1 cấp nguồn +5V cho R3

Hình D1-1b cổng logic không đảo với lối ra collector hở

LS8

5V

R3 1k

LS8

5V

R3 1k

3.2 Theo kết quả bảng giá trị D1-3, định nghĩa về cổng không đảo Viết công thức đại số logic cho cổng không đảo Nhận xét trường hợp lối vào bỏ lửng tương ứng với trạng thái nào của lối vào ?

4 Khảo sát nguyên lý hoạt động của cổng NAND có hai lối vào (2- input NAND) :

Hình D1-1c, Cổng logic NAND

4.1 Nối đầu ra C của IC3/a (hình D1-1c) với chốt 15 của bộ chỉ thị logic Dùng dây nối các lối vào A & B của cổng IC33/a với công tắc logic LS7, LS8 của mảng DATA SWITCHES / DTS-21 Gạt các công tắc logic từ 0->1 & từ 1->0 tương ứng với bảng D1-4, quan sát trạng thái tương ứng của led chỉ thị : led sáng – trạng thái lối ra IC3 là cao (1), led tắt – trạng thái lối

ra IC3a là thấp(0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị D1-4

Bảng D1-4 LS7 LS8 Lối vào A Lối vào B Lối ra C

4.3 Bỏ lửng không nối chân B của IC3/a, chân A nối với công tắc logic LS8 Chân C nối với chốt 15 bộ chỉ thị logic (LOGIC INDICATORS/DTS-21) Gạt công tắc chuyển trạng thái 0 -> 1, 1> 0, theo dõi trạng thái ra So sánh với cổng đảo trong mục II.2

5 Khảo sát nguyên lý hoạt động của cổng NAND có hai lối vào với lối ra collector hở (2- input open collector NAND) :

B

A 1

2

3C3a

5.1 Nối đầu ra C của IC4/a (hình D1-1d) với chốt 15 của bộ chỉ thị logic (LOGIC INDICATORS/DTS-21) Nối chốt C với chốt G để nối tải ngoài R3 cho cổng hở Nối J1

Hình D1-1d cổng logic NAND với lối ra hở mạch (NAND with O.C.Output)

Dùng dây có chốt hai đầu nối các lối vào A & B của công tắc IC4/a với công tắc logic LS7, LS8 của mảng DATA SWITCHS/DTS-21 Gạt công tắc logic từ

0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-5, quan sát trạng thái tương ứng của led chỉ thị : led sáng - trạng thái lối ra IC4/a là cao (1), led tắt - trạng thái lối

ra IC4/a là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị D1-5

7

0

01

1

3

2

1A

0

01

1

3

2

1A

6.1 Nối đầu ra của IC5/a (hình D1-1e) với chốt 15 của bộ chỉ thị logic – LOGIC INDICATORS/DTS-21 Dùng dây nối các lối vào A & B của cổng IC5/a với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21 Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-6, quan sát trạng thái tương ứng của led chỉ thị : led sáng - trạng thái lối ra IC5/a là cao (1), led tắt - trạng thái lối ra IC5/a là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị D1-6 Bảng D1-6

LS7 LS8 Lối vào A Lối vào B Lối vào C

7 Khảo sát nguyên lý hoạt động của cổng XOR có hai lối vào (2- input XOR) :

Hình D1-1f cổng logic XOR

7.1 Nối đầu ra của IC6/a (hình D1-1f) với chốt 15 của bộ chỉ thị logic – LOGIC INDICATORS/DTS-21 Dùng dây nối các lối vào A & B của cổng IC6/a với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21 Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-7, quan sát trạng thái tương ứng của led chỉ thị : led sáng - trạng thái lối ra IC6/a là cao (1), led tắt - trạng thái lối ra IC6/a là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị D1-7

0

0 1

1

3 2

1 A B 6A

7.2 Theo kết quả bảng giá trị D1-7, địng nghĩa về cổng XOR Viết theo công thức đại số logic cho cổng XOR

8 Bảng lý luận, dựa trên kết quả thí nghiệm với cổng có hai lối vào, lập bảng giá trị và viết biểu thức đại số logic cho :

- Cổng AND 2 lối vào

- Cổng NAND với 4 lối vào

- Cổng OR với 3 lối vào

II Phân loại cổng logic

Nhiệm vụ :

Tìm hiểu cấu trúc bên trong của cổng logic theo lịch sử phát triển kỹ thuật công nghệ

Các bước thực hiện :

1 Cấp nguồn +5V cho mảng sơ đồ D1-2:

2 Cổng AND loại diode logic (DL)

Hình D1-2a Cổng logic AND loại DL

2.1 Nối đầu ra C của mạch DL AND (hình D1-2a) với chốt 15 của bộ chỉ thị logic – LOGIC INDICATORS/DTS-21 Dùng dây nối các lối vào A & B của mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21 Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-8, quan sát trạng thái tương ứng của led chỉ thị : led sáng - trạng thái lối ra của mạch là cao (1), led tắt - trạng thái lối ra của mạch là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị D1-8

C

A

158

7

0

01

5V

R1 10k

5V

3 Cổng NAND loại risistor – transistor logic (RTL)

Hình D1-2b Cổng logic NAND loại RTL

3.1 Nối đầu ra C của mạch RTL NAND (hình D1-2b) với chốt 15 của bộ chỉ thị logic – LOGIC INDICATORS/DTS-21 Dùng dây nối các lối vào A & B của mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21 Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-9, quan sát trạng thái tương ứng của led chỉ thị : led sáng - trạng thái lối ra của mạch là cao (1), led tắt - trạng thái lối ra của mạch là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị D1-9

A

158

7

0

011

T1 R5

1k

R2 10k

R3 10k

5V

R4 1k

4 Cổng NAND loại Diode – transistor logic (DTL)

4.1 Nối đầu ra C của mạch RTL NAND (hình D1-2b) với chốt 15 của bộ chỉ thị logic – LOGIC INDICATORS/DTS-21 Dùng dây nối các lối vào A &

B của mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21

Hình D1-2c Cổng logic NAND loại DTL

Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-10, quan sát trạng thái tương ứng của led chỉ thị : led sáng - trạng thái lối ra của mạch là cao (1), led tắt - trạng thái lối ra của mạch là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị

R6 10k R7 5k6

5V

R9 1k

C828 T2

5 Cổng NAND loại transistor – transistor logic (TTL)

Hình D1-2d Cổng logic NAND loại DTL

5.1 Nối đầu ra C của mạch TTL NAND (hình D1-2d) với chốt 15 của bộ chỉ thị logic – LOGIC INDICATORS/DTS-21 Dùng dây nối các lối vào A & B của mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21 Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-11, quan sát trạng thái tương ứng của led chỉ thị : led sáng - trạng thái lối ra của mạch là cao (1), led tắt - trạng thái lối ra của mạch là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị

7 8

A

15

T3 T4

T5 T7 T6

R12 1k5

R11 1k5

R10 10k

R13 100

5.2 Theo kết quả bảng giá trị D1-11 và cấu trúc sơ đồ TTL, giải thích nguyên tắc hoạt động của cổng NAND loại TTL Chú ý transistor làm việc ở chế độ khoá (đóng và mở bão hoà hoạc gần như bão hoà) Phân tích ưu nhược điểm của sơ đồ

III Vi mạch logic 3 trạng thái

Nhiệm vụ :

Tìm hiểu trạng thái lối ra tổng trở Z cao, sử dụng khi ngắt lối ra vi mạch logic với đường bus dữ liệu hoặc tải ngoài

Các bước thực hiện :

1 nối lối ra 1C của IC1/a (hình D1-3) với led 15 của bộ chỉ thị logic (LOGIC INDICATORS) Nối công tắc logic LS8 của bộ công tắc DATA SWITCHES / DTS-21 với lối vào điều khiển 1E

2 nối công tắc logic LS16 với lối vào 1A đặt các công tắc ứng với giá trị theo bảng D1-12 Ghi kết quả vào bảng D1-12 Đo thế ra ở 1C cho các trường hợp

Hình D1-3 Bộ chuyển số liệu 1 chiều 3 trạng thái

3

2 1

1C OUT IN

1A

1E

1A

1 1

7 8

IV Cổng CMOS

Nhiệm vụ :

Tìm hiểu cấu trúc và nguyên tác hoạt động của cổng dùng linh kiện MOS với cấu trúc đối xứng phối hợp CMOS (complementary Symmetry MOS) Các bước thực hiện :

1 Cấp nguồn +15V(+VDD) cho sơ đồ hình D1-4 :

Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-13, quan sát trạng thái tương ứng của led chỉ thị : led sáng - trạng thái lối ra của mạch là cao (1), led tắt - trạng thái lối ra của mạch là thấp (0) Dùng đồng hồ đo giá tri điện thế ra ở chân C của vi mạch

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trị

D1-13

Bảng D1-13 DS1

A DS2 B Lối ra C Điện thế ở lối ra C

2.2 So sánh trạng thái logic với cổng NAND – TTL(Bảng 1-4, mục I.4)

PHẦN B: ĐẶC TRƯNG CỔNG LOGI

I Các đặc trưng củaa cổng logic-TTL

A

C

3 2

1 1A

1 1 0

CD4011 DS1

DS2

Nhiệm vụ:

Tìm hiểu các đặc trưng cơ bản của cổng logic TTL để áp dụng trong thiết kế điện tử

Các bước thực hiện:

1 Cấp nguồn +5V cho mảng sơ đồ D1-1(hình D1-5a)

2 Mức thế ngưỡng hoạt động lối vào của cổng logic TTL

Hình D1-5a Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL

2.1 Nối đầu ra C của IC3/a với chốt 15 của bộ chỉ thị LED đơn (LOGIC INDICATORS)

Dùng dây nối nguồn +V của R5 và P1 với nguồn +5V Nối lối vào A của cổng IC3/a với điểm D để lấy điện từ biến trở P1 Đầu B đẻ lững

Vặn từ từ biến trở P1 để xác đinh vị trí biến trở mà tại đó lối ra chuyển từ 1,tương ứng đèn LED từ tắt-sáng Đo giá trị thế vào cổng (V0-1) ứng với vị trí này

0-Ghi kết quả vào bảng D1-14

Lặp lại thí nghiệm với IC và IC7 Ghi kết quả vào Bảng D1-14

2

21

13A

15C

CC

BB

1

+V 5V

P1 500K 50%

R5 510

+ -

74LS14 74LS86 74LS00

2.3 So sánh kết quả đo giữa IC7 ( có lối vào trigger Schmitt) với IC3 & IC6 Nhận xét về khả năng chống nhiều và hoạt động tin cậy của yều tố lối vào với trigger Schmitt

3 Dòng vào của cổng logic TTL

Nối lối vào A của cổng IC3/a với đồng hồ mA để đo dòng chảy từ chân A- IC3/a xuống đất (hình D1-5b) ghi giá trị dòng vào cho một lối vào cổng I1u1 vào bảng D1-15 Tương ứng tính giá trị trở tương đương nối lên nguồn +5Vcho

1 lối vào cổng R1u1

Hình D1-5b Đo dòng vào của cổng logic TTL

Tính R10u1 cho trường hợp cho 10 lối vào cổng mắc song song nhau (khi xem xét khả năng trong thực tế, 1 lối ra cổng có thể điều khiển bao nhiêu lối vào cổng – Fan Out)

Lặp lại thí nghiệm cho IC6, IC7 Ghi kết quả vào bảng D1-15

4 Mức thế lối ra của cổng logic TTL:

4.1 4.1 Dùng dây nối các lối vào A & B của cổng IC3/a với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21 (Hình D1-5c) Nối lối ra C của IC3/a với chốt 15 của bộ chỉ thị logic (LOGIC INDICATORS)

+

-3

32

2

21

1

13A

CCC

BB

Hình D1-5c Đo mức thế lối ra của cổng logic TTL

4.2 Sử dụng đồng hồ đo điện thế lối ra C của IC3/a, Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0, ghi giá trị thế ứng với mức cao Vout và mức thấp Vo11 vào bảng D1-16

4.3 Lập lại bước 4.1, 4.2 cho cổng bất kì của IC6, IC7

4.4 Nối J1 để cấp nguồn cho bộ trở tải (hình D1-5d) mắc trở tải ngoài cho lối ra cổng : nối lối ra C của IC 3/a lần lượt với các chốt F, G, H (xem giá trị tương ứng với R1u1- R10u1 trong bảng D1-15) Đo giá tri điện thế lối ra cổng ứng với mức cao Vou1 và mức thấp V011 khi có tải ngoài Nhận xét về ảnh hưởng của trợ tải R đối với các mức ra và giới hạn tải để mức ra nằm trong vùng cho phép Ghi kết quả vào bảng D1-16

Hình D1-5d Khả năng mắc tải ngoài của cổng logic TTL

15

6A

7A

A A

1

1 2

2

3

+ -

+5V +5V

LS8 LS7

74LS14 74LS86

74LS00

+ -

J1 J2

K I

H G M L

F E

6A

7A

A A

R4 510

R3 1k

R2 5k1

R1 5k1

+ -

+5V

+5V

LS8 LS7

74LS14 74LS86 74LS00

R4 510

5 Khả năng tải điện dung của cổng logic TTL

thí nghiệm cho phép xem xét ảnh hưởng của tải điện dung, thường là điện dung cấp nối giữa lối ra và lối vào của hai cổng đặt xa nhau

- Nối J1 để nối các trở R1 – R4 lên nguồn

5.1 Nối mạch trong mảng D1-1 thoe sơ đồ D1-5e, trong đó sử dụng IC4/a, b (cổng với collector hở)

- Nối lối ra C của IC4/a với chốt F (trở tải R2=5K)

- Nối lối ra C của IC4/a với chốt A của IC4/b

- Nối lối ra C của IC4/b với chốt E (trở tải R1=5K1)

Hình D1-5e Sơ đồ đo khả năng tải diện dung của cổng logic TTL

5.2 Đ ặt thang đo thế lối vào của dao động ký ở 1V/cm

Đặt thời gian quét của dao dộng ký ở 0.1ms/cm

Chỉnh cho 2 tia nằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụng các nút chỉnh vị trí để dịch tia theo chiều X & Y về vị trí dẽ quan sát

3 2

1

CLOCK GEN

DTS-21

DAO DONG KY B

K I

H G M L

F E

A

1 2 3

+5V

C4 33nF

C3 10nF

C2 1nF

C1 220p

R4 510

R3 1k

R2 5k1

R1 5k1 74LS03

Nối kênh 1 dao động ký với lối vào A/IC4a nối kênh 2 dao dộng ký để quan sát thế ra tại điểm C của IC4/a & IC4/b

5.3 Máy phát xung CLOCK GENERATOR của thiết bị chính DTS-21 đặt ở tần số phát 10 KHz Nối lối ra TTL của máy phát xung với lối vào A/IC4a

5.4 Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b khi chưa nối tải điện dung

5.5 Nối F với lần lượt với các chốt I, K, L, M để mắc tải điện dung cho lối ra IC4/a Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b khi nối tải điện dung

5.6 Tăng tần số máy phát của thiết bị chính cho đến khi lối ra IC4/b mất xung Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b ở giá tri tần số tới hạn Ghi giá tri tần số giới hạn

5.7 Giảm trở tải cho IC4/a từ 5K6 xuống 1K bằng cách ngắt dây nối điểm C (IC4/a) với E (trở tải R1) và nối C (IC4/a) với G (trở tải R3) Lặp lại bước 5.6 Quan sát và vẽ lại dạng xung lối ra IC4/a & IC4/b khi có tải điện dung và trở tải lên nguồn nhỏ hơn

5.8 Kết luận về khả năng tải điện dung của cổng logic

6 Đặc trưng truyền của cổng logic TTL

Đặc trưng truyền – biểu thị sự thay đổi lối ra theo thế lối vào – có đặc trưng dốc và hẹp Vì vậy, cần tiến hành thí nghiệm này một cách tỉ mỉ

6.1 Nối mạch trong mảng D1-1 theo sơ đồ D1-5a nối lối vào A của IC3/a với điểm D của biến trở P1

6.2 Dùng đồng hồ đo thế vào và ra của cổng

6.3 Vặn P1 để đặt thế Vi(D)=0 Đo thế ra tại C của IC4/a thay đổi P1 để thế ra có giá trị +2.5V, đo giá trị thế vào Thay đổi P1 quanh giá tri vừa xác lập, đo giá trị thế ra Thay đổi P1 để thế ra có giá trị +3.75V, đo giá trị thế vào Thay đổi P1 quanh giá tri vừa xác lập, đo giá trị thế ra Thay đổi P1 để thế ra có giá trị +1.25V, đo giá trị thế vào Thay đổi P1 quanh giá tri vừa xác lập,

đo giá trị thế ra Ghi giá trị vào bảng D1-17

Bảng D1-17

Vo(C)

Biểu diễn đồ thị sự phụ thuộc thế ra (trục y) theo thế vào (trục x)

II Các đặc trưng của cổng CMOS

Nhiệm vụ:

Tìm hiểu các đặc trưng cơ bản của cổng logic CMOS để áp dụng trong thiết kế điện tử

CMOS là linh kiện có công suất tiêu thụ nhỏ, hoạt động với năng lượng rất thấp

Vì vậy trong quá trình thưc nghiệm cần lưu ý để tránh làm hỏng vi mạch:

-Chỉ tác động xung từ máy phát vào sơ đồ đã có nguồn +VDD

-Biên độ xung tác động cần nhỏ hơn +VDD, vào cỡ 90% VDD

-Trong thí nghiệm, khi thay đổi nguồn +VDD, biên độ xung lấy từ máy phát CLOCK

GENERATOR cũng tương ứng thay đổi theo

Trong trường hợp sử dụng máy phát ngoài, cần chú ý là khi tăng +VDD, cần phải thay đổi

+VDD trước, sau đó mới tăng biên độ xung tác động vào sơ đồ Ngược lại, khi cần giảm

VDD, phải giảm biên độ xung vào trước, sau đó giảm +VDD

Các bước thực hiện:

1 Cấp nguồn 0…+15V cho mảng mạch D1-4

2 Đặt giá trị nguồn +VDD=+5v

3 Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS: Hình D1-6a 2.1 Cấp nguồn 9…+15V cho chốt +V của R5 và P1 (mảng D1-1)

Nối đầu ra C của íC/a (mảng D1-4) với LED 0 của bộ chỉ thị logic (LOGICINDICATORS)

Hình D1-6a Đo mức thế ngưỡng hoạt động của cổng logic CMOS

Dùng dây có chốt hai đầu nối lối vào A của cổng íC/a với điểm D của để lấy điện thế từ biến trở

P1 (mảng D1-1) Đầu B để lửng

07

14D

1A

1A

4011

Vặn từ từ biến trở P1 để xác định vị trí lối ra chuyển từ 1-0, tương ứng đèn LED từ tắt-sáng Đo giá trị thế vào cổng (V0-1) Ưùng với vị trí này

Văn tứ tứ biến trở P1 để xác định vị trí lối ra chuyển từ 1-0, tương ứng đèn LED từ sáng->tắt Đo giá trị thế vào cổng (V1-0) ứng với vị trí này

Ghi kết quả vào bảng D1-18

Thay đổi thế +VDD từ +5V lên +10V và +15V Lặp lại thí nghiệm, ghi kế6 quả vào Bảng D1-18

Bảng D1-18 IC1/a VDD=+5 VDD=+10 VDD=+15

V0->1

V1->0

2.2 Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế cho các mức logic cao (1) và thấp (1) để đảm bảo sự làm việc ổn định của cổng logic

2.3 So sánh khoảng thế làm việc của sơ đồ CMOS với TTL

4 Mức thế lối ra của cổng logic CMOS (Hình D1-6b.)

Hình D1-6b Đo mức thế lối ra của cổng logic CMOS

3.1 Cấp nguồn 0…+15V cho chốt +V của R5 và P1 (mảng D1-1)

Đặt thế +VDD=+5V Nối J3, cấp nguồn cho biến trở P1

Nối đầu ra C của íC/a với đồng hồ đo thế Dùng dây có chôt hai đầu nối lối vào A của cổng IC/a với điểm D để lấy điện thế từ biến trở P1 Đầu B để lửng Vặn biến trở P1 để lối ra chuển từ 0-1, đo giá thế ra ứng với mức cao

Vặn biến trở P1 để lối ra chuyển từ 1-0 Đo giá trị thế ra ứng với mức thấp Ghi kết quả vào bảng D1-19

7

14 D

1A

1 A B

C 2

+ -

4011 R5

510

Thay đổi thế+VDD từ +5V lên +15V Lặp lại thí nghiệm, ghi kết quả vào Bảng D1-19

Bảng D1-19

Vc – (1)

Vc – (0) 3.2 So sánh khoảng thếâ làm việc của sơ đồ CMOS với TTL

5 Công suất tiêu tán của cổng logic CMOS

Thí ngiệm cho phép xem xet ảnh hưởng tần số làm vịec lên công suất tiêu tán của cổng CMOS

4.1 Nối mảng mạch D1-4 theo sơ đồ D 1-6c Nối dây cấp nguồn qua đồng hồ do (-2mA)

Ban đầu đặt +VDD=+5V

Hình D1-6c Sơ đồ do công suất tiêu tán gĩnh của cổng logicCMOS

4.2 Nối các lối vào của IC1 xuống đất Đo dòng tiêu tán khi IC1 chưa hoạt động Nối các lối vào của IC1 lên nguồn +VDD Đo dòng tiêu tán khi IC1 chưa hoạt động

4.3 Đặt thang đo thế lối vào của dao đông ký 5V/cm

Đặt thời gian quét của dao động ký ở 1ms/cm

Chỉnh cho cả hai tia nằm giữa khoảng phần trên và phần dưới của màn dao độngký Sử dụng các nút chỉnh vị thí để dịch tia theo chìeu X và Y về vị trí để quan sát

Nối kênh I dao động ký với lối vào A(IC1/a) Nối kênh 2 dao động ký với điểm C(IC1/a)

8 7

6

3

1D 1C 1B

J2 J1

M L K I

H G F E

1A

1 A B

C 2

C4 33nF

C3 10nF

C2 1nF

C1 220p

R4 510

R3 1k

R2 5k1

R1 5k1

4011

Để quan sát thế ra

4.4 Đặt máy phát xungCLOCK GENERATOR của thiết bị chính DTS=21 ở chế độ phát với

Tần số 1kHz Nối lối ra CMOS của máy phát xung với lối vào A của IC1/a

4.5 Quan sát và vẽ lại dạng xung ở lối raIC1/a

4.6 Nối lôi ra C của IC1/a với L (tụ C3=10nF).(hình D1-6d)

Hình D1-6d Sơ đồ do công suất tiêu tán động của cổng logic CMOS

Quan sát và vẽ lại dạng xung ở lối ra IC1/a

Tăng tần số máy phát lên 5kHz và 10kHz Ghi giá trị dòng tiêu tán IDD theo

các tần số vào bảng D1-20

4.7 Thay đổi nguồn +VDD lên +15V (Biên độ xung máy phát ở lối ra CMOS co biên độ từ tăng theo) Lặp lại bước thí nghiệm 4.6 Ghi kết quả vào bảng D1-20

+10V

C=10 nF (có nối C-L) C3=0 (không nối C-L)

+15V

C=10 nF (có nối C-L)

5 Đặc trưng truyền của cổng

Đặc trưng truyền-biểu thị sự thay đổi thế lối ra theo thế lối vào-có đặc trưng lốc

CLOCK GEN

CMOS OUT

8 7

6

3

1D 1C

1B

M L K I

1A

1 A

B 2

DAO DONG KY

1kHz 1kHz

+15V

C4 33nF

C3 10nF

C2 1nF

C1 220p 4011

5.1 Nối mâch trong mảng mạch D1-4 theo sơ đồ D1-6b

Cấp thê 9…+15V cho chốt +V(R5và biến trở P1)

5.2 Sử dụng đồng hồ đo để đo thế vào và thế ra cổng CMOS

5.3 Ban đầu đặt +VDD=+3,5V

Vặn P1 để đặt thế Vi(D)=0 Đo thế ra tại C của IC1/a

Thayâ đổi từ từ P2 để thế ra có các giá trị lần lượt như trong bảng D1-21, Đo giá trị thế vào bảng D1-21

5.4 Thay đổi thế nguồn +VDD lên +5V, +10V và +15V, lặp lại bước 5,3 Ghi giá trị đo vào bảng D1-21

III Đặc trưng trễ của cổng logic

1 Đặc trưng trễ của cổng logic TTL

Đặc trưng trễ – biểu thị sự chậm thời gian thay đổi thế lối ra theo thế lối vào – đối với cổng TTL có đặc trưng khoảng nano giây (10-9sec) Vì vậy, cần tiến hành thí nghiệm này khi nối tiếp nhiều cổng để tạo thời gian trễ đủ lớn, nhằm dễ dàng đo đạc

1.1 Nối nguồn +5V của DTS-21 với chốt nguồn +5 của mảng D1-1, sử dụng IC1

Hình D1-7a Sơ đồ đo đạc đặc trưng trễ của cổng logic TTL

1.2 Đặt máy phát xung CLOCK GENERATOR của thiết bị chính DTS-21 ở chế độ phát với

Tần số 10kHz Nối lối ra TTL của máy phát xung với lối vào A của IC1/a

1.3 Đặt thang đo thế lối vào của dao đông ký 1V/cm

Đặt dao động ký ở chế độ đồng bộ ngoại với xung từ máy phát CLOCK GENERATOR của DTS-21

Đặt thời gian quét của dao động ký ở 0.1ms/cm

Chỉnh cho cả hai tia nằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụng các nút chỉnh vị thí để dịch tia theo chìeu X và Y về vị trí để quan sát

Nối kênh 1 dao động ký với lối vào IN/A Nối kênh 2 dao động ký với điểm

ra OUT/C

1.4 Chỉnh mức đồng bộ dao động ký để nhận điểm khởi phát từ máy phát ngoài

Đo thời gian trễ truyền xung từ lối vào tới lối ra – là thời gian lệch mặt tăng của tín hiệu giữa kêng 1 & kênh 2:

Thời gian trễ cho 1 cổng logic TTL Td (6) = ?[ns]

Td (1) = Td (6) /6 ns

2 Đặc trưng trễ của cổng CMOS

2.1 Cấp nguồn 0 +15V cho chốt +VDD của mảng mạch D 1-4 Sử dụng IC1 của mảng mạch D1-4 (xem hình D1-7b) đặt +VDD=+3.5V

2.2 Đặt máy phát xung CLOCK GENERATOR của thiết bị chính DTS-21 ở chế độ phát với tần số 1kHz Nối lối ra CMOS của máy phát xung với lối vào A của Iò/a

2.3 Đặt thang đo thế lối vào của dao đông ký ở 2V/cm

Đặt dao động ký ở chế độ đồng bộ ngoại với xung từ máy phát CLOCK GENERATOR của DTS-21

Đặt thời gian quét của dao động ký ở 0.5ms/cm

OUT

14

13 12 11

10 9

8 7

6 5

4 3

2 1 IN

1F 1E

1D1C1B1A

Chỉnh cho cả hai tia nằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụng các nút chỉnh vị thí để dịch tia theo chìeu X và Y về vị trí để quan sát

Nối kênh 1 dao động ký với lối vào IN/A Nối kênh 2 dao động ký với điểm

ra OUT/C

Hình D1-7b Sơ đồ đo đặc trưng trễ của cổng logic CMOS

2.4 Chỉnh mức đồng bộ dao động ký để nhận điểm khởi phát từ máy phát ngoài

Đo thời gian trễ truyền xung từ lối vào tới lối ra – là thời gian lệch mặt tăng của tín hiệu giữa kêng 1 & kênh 2:

Thời gian trễ cho 1 cổng logic CMOS Td (6) = ?[ns]

CMOS INA 14

13

10 9

8 7

6 5

4 3 2

1

1D 1C

1B 1A

D

+V 5V

1kHz 1kHz

V1

-1/1V

CD4011

BÀI 2: CỔNG LOGIC-MỘT SỐ ỨNG DỤNG

A.THIẾT BỊ SỬ DỤNG:

1 Thiết bị chính cho thực tập điện tử số DTS-21

2 Dao động ký 2 tia

3 Khối thí nghiệm DE-202 cho bài thực tập về ứng dụng cổng logic( Gắn lên thiết bị chính DTS-21)

4 Phụ tùng: dây có chốt cắm hai đầu

B.CẤP NGUỒN VÀ NỐI DÂY

Mạch DE-202 chứa 6 mảng sơ đồ D2-1,2,3,4,5,6 với các chốt cấp nguồn riêng Khi sử dụng mảng nào cần nối dây cấp nguồn cho mảng sơ đồ đó Đất (GND) của các mảng sơ đồ đã được nối với trạm đất chung

1 nối nguồn thế chuẩn +5V và Đất (GND) từ bộ nguồn DC POWER SUPPLY của thiết bị DTS-21 với chốt +5V và Đất (GND) của khối DE-202

2 Nối nguồn thế điều chỉnh 0….+15V (cho linh kiện CMOS) từ bộ nguồn DC ADJUST POWER SUPPLY của thiết bị DTS-21 với chốt (…+15V của khối DE-202

Nguồn một chiều 0…+ 15V có thể điều chỉnh theo yêu cầu bằng cách vặn biến trở chỉnh nguồn

C.CÁC BÀI THƯC TẬP

1 Máy phát xung dùng cổng logic

Nhiện vụ:

Tìm hiểu nguyên tác hoạt động của các máy phát xung đơn giản trên cổn logic TTL

Các bước thực hiện:

1 Cấp nhuồn +5V cho mảng sơ đồ D2-1

2 Máy phát đa hài: hình D2-1a

Hình D2-1a Máy phát xung đa hài dùng cổng logic TTL

2.1 Đặt thang đo thế lối vào của dao động ký ở 2V/cm

Đặt thời gian quét cuea dao động ký ở 1 ms/cm

Chỉnh cho cả hai tia mằm giữa khoảng phần trên và phần dưới của màn dao động kú Sử dụng các nút chỉnh vị trí để dịch tia theo chiều X và Y về vị trí để quan sát

2.2 Nối kênh 1 dao động ký với lối ra óUT Sử dụng kênh 2 dao động ký để quan sát tín hiệu tại càc điểm IC1/4-5, òuT và IC1/1-2 của sơ đồ D2-1a Khi OUT1 có tín hiệu, sử dụng tín hiệu đồng bộ SYN Nối với lối vào đồng bộ ngoại dao động ký Đặt dao động ký ở chế độ đồng bộ ngoại (chú ý: sử dụng đồng bộ ngoại cho phép xác định phần cực xung theo mối liên quan thời gian của sơ đồ)l

Vẽ dạng tín hiệu tại các điểm tương júng và lập giản đồ thời gian Đo chu kỳ xungT, tính tần số phát f(=1/T)

2.3 Nối J1, J2 Lặp lại bước 2.1

2.4 Nối J1, ngắt J2 Lặp lại bước 2.1

2.5 So sánh kết quả cho các trường hợp nối các J Giải thích nguyên tắc hoạt động của sơ đồ

Máy phát dịch pha: hình D2-1b

6OUT2

5

DAO DONG KY14

7

3

2

11A

C4 0.1uF

C3 0.1uF C2

10nF C1 10nF

R2 10k

R1 10k

IC1 74LS00

+V 5V

1kHz

Hình D2-1b Máy phát xung kiểu dịch pha dùng cổng logic TTL

3.1 Nối kênh 1 dao động ký với lối ra OUT Sử dụng kênh 2 dao động ký để quan sát tín hiệu tài các điểm IC2/3, IC2/4-5, IC2/6, IC2.1-2 của sơ đồ hình D2-1b

Khi OUT có tín hiệu, sử dụng tín hiệu SYN nối với lối vào đồng bộ ngoại dao động ký.Đặt dao động ký ở chế độ đồng bộ ngoại

Vẽ dạng tín hiệu tại các điểm tương ứng và lặp giản đồ thời gian Đo chu kỳ xung T, tính tần số phát f

3.2 Giải thích nguyên tắc hoạt đông của sơ đồ

I Bộ hình thành độ rộng xung

Nhiệm vụ:Tìm hiểu nguyên tắc đơn giản để tăng hoặc giảm độ rơng xung logic khi sủ dụng cổng và mạch RC, nhằm tạo sự trễ tín hiệu để đồng bộ hoặc hình thành xung trong sơ đồ logic

Các bước thực hiện:

1 Cấp nguồn +5V cho mảng sơ đồ D2-2

2 Máy phát xung CLOCK GENERATOR của thiết bị chính DTS-21 Đặt ở tần số

phát 100 kHz Sử dụng lối ra TTL của máy phát xung cho thí nghiệm

8

10

SYN OUT XT

1

9

QUARTZ 4MHZ

C5 100p

R4 8k2

R3 8k2

IC2 74LS00

+V 5V

1kHz

Hình D2-2a Bộ hình thành độ rộng xung

3 Đặt thang đo thế lối vào của dao động ký ở 2V/cm

Đặt thời gian quét của dao động ký ở 10us/cm

Chỉnh cho cả hai tia nằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụng các nút chỉnh vị trí để dịch tia theo chiều X va Y về vị trí dễ quan sát

Dao động ký đặt ở chế độ đồng bộ ngoại lấy tín hiệu điều khiển từ DTS-21

4 Bộ kéo dài xung:

4.1 Nối máy phát xung tới lối vào IN1 của sơ đồ D2-2a Nối J2, a với C và A với C2 để tạo sơ đồ kéo dài xung như hình D2-2a

Nối kênh 1 dao động ký với lối vào IN1 Sử dụng kênh 2 dao động ký để quan sát tín hiệu ra tại IC1/3 và lối ra –OUT

Quan sát và vẽ lại dạng tín hiệu, lập biểu đồ thời gian cho sơ đồ

4.2 Nối A với C1 (thay tụ tích phân) Lặp lại bước 4.1

4.3 Giải thích nguyên tắc hoạt động củ sơ đồ

5 Bộ rút ngắn xung theo mặt (sượm) dương của tín hiệu:

5.1 Nối máy phát xung tới lối vào IN1 của sơ đồ D2-2a Nối IN1 với C, nối J2 và A với C2

Nối kênh 1 dao động ký vóui lối vào IN1 Sử dụng kênh 2 dao động ký để quan sát tín hiệu ra tại IC1/3 và Lối ra –OUT

Quan sát và vẽ lại dạng tín hiệu, lập lại bước 5.1

5.3 Giải thích nguyên tắc hoạt động của sơ đồ

1D

1B 1A

4 3

2 1

74LS03 IN1

TTL OUT

J2 J3J1

IN2

DAO DONG KY

IN EXT

1kHz

-1/1V

C1 10nF

C2 1nF

5V

R3 5k6

R2 5k6 R1

5k6

6 Bộ rút ngắn xung theo mặt (sườn) âm của tín hiệu:

6.1 Nối máy phát xung tới lối vào IN2 của sơ đồ D2-2a Nối J1 và J2, nối A với C2 và C với IN1

C với IN1

Nối kênh 1 dao động ký với lối vào ìN Sử dụng kênh 2 dao động ký để quan sát tín hiệu ra tại íC/8, IC1/4 và Lối ra – OUT

Quan sát và vẽ lại dạng tín hiệu, lập biểu đồ thời gian cho sơ đồ

6.2 Nối A với C1 Lặp lại bước 6.1

6.3 Giải thich nguyên tắc hoạt động của sơ đồ

II Đơn hài sử dụng cổng logic

Nhiệm vụ:

Các bước thực hiện:

1 Cấp nguồn +5V cho mảng sơ đồ D2-2

Hình D2-2b Sơ đồ đơn hài sử dụng cổng logic TTL

2 Máy phát xung CLOCK GENERATOR của thiết bị chính DTS-21 đặt ở tần số

phát 10.kHz Sử dụng lối ra TTL của máy ph1t xung cho thí nghiệm

Đặt thang đo thế lối vào của dao động ký ở 2V/cm Đặt thời gian quét của dao động ký ở 0,1ms/cm

EXTIN

DAO DONG KYIN2

J1

J3J2

AC

C1

ED

5

6

1112

C2 1nF

5V

R3 5k6

R2 5k6 R1

5k6

Chỉnh cho cả hai tia nằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụng các nút chỉnh vị trí để dịch tia theo chiều X và Y về vị trí dễ quan sát

3 Nối J3, J4 để tạo mạch vi phân ở lối vào IC1b Nối A với C2, nối D với E Nối máy phát xung tới lối vào IN của sơ đồ D2-2b

Nối kênh 1 dao đo6ng ký với lối vào IN Sử dụng kênh 2 dao động ký để quan sát tín

Hiệu ra tại IC1/3, IC1/4-5 và Lối ra –OUT

Quan sát và vẽ lại dạng tín hiệu, lập biễu đồ thời gian cho sơ đồ

4 Nối A với C1 Lặp lại bước 3

5 Giải thích nguyên tắc hoạt động của sơ đồ

III Bộ so sánh

Nhiệm vụ:

Tìm hiểu sơ đồ so sánh số và ứng dụng

Các bước thực hiện:

1 Cấp nguồn +5V cho mảng sơ đồ D2-3

2 Bộ so sánh 4 bit dùng cổng logic: Hỉnh D2-3

2.1 Nối mạch của sơ đồ D2-3 với các mạch của DTS-21 như sau:

*Lối vào(Input) nối với bộ công tắc DATA SWITCHS của DTS-21

- Nối lối vào A0 với công tắc logic LS5

- Nối lối vào A1 với công tắc logic LS7

- Nối lối vào A2 với công tắc logic LS13

- Nối lối vào A3 với công tắc logic LS15

- Nối lối vào B0 với công tắc logic LS6

- Nối lối vào B1 với công tắc logic LS8

- Nối lối vào B2 với công tắc logic LS14

- Nối lối vào B3 với công tắc logic LS16

*Lối ra OUT (ODD) : nối với led 15 của bộ chỉ thị logic indicators của dts-21

Hình D2-3 Bộ so sánh số

2.2 Đặt công tắc LS5-8 và LS13-16 theo bảng D2-1

Xác định trạng thái lối ra OUT theo chỉ thị của led sáng và tắt Phát biểu tóm tắt về nguyên tắc hoạt động của bộ so sánh

2.3 Giải thích nguyên lý hoạt động của sơ đồ D2-3

Bảng D2-1 STT A3 A2 A1 A0 B3 B2 B1 B0 OUT

IC2 74LS02

IC3 74LS00

7

14

14 1

2 7 3

14 1 2

3

1 2 4 5

6

8 9

10

11

12 13 7

10 8

16 LS16

15 LS15

7 LS7 8 LS8

6 LS6 5 LS5

Cac bước thực hiện :

1 Cấp nguồn +5V cho mảng sơ đồ D2-4

2 Sơ đồ Trigger vối cổng đảo: Hình D2-4a

3.1 Nối lối ra Q,,Q với LED 15, LED 14 của bộ chỉ thị logic(LOHIC

INDICATIORS) của thiết bịchính DTS-21

Hình D2-4a.Yếu tố hai trạng thái bền –Trigger trên cổng đảo

2.2.Chập đất lần lượt điểm Q,/Q.Căn cứ trạng thái LED ( LED sáng,Q=1, LED tắt, Q=0)Ghi trạng thái Q,/Q vào bảngQ2-2

3.Sơ đồ trigger R-S trên cổng logic:Hình D2-4b

3.1 Nối mạch bảng sơ đồ D2-4 (IC2-cổng NAND)với các mạchcủa DTS-21như sau:

• Lốivào (input) : nối với công tắc PULSE SWITCHES của DTS-21

- Nối lối vào R vớicông tắc logic PSI/lối ra A/TTL

- Nối lối vào S với công tắc logic PS2/ lối ra B/TTL

• Lối ra (output) : nối với các LED của bộ chỉ thị logic ( LOGIC INDICATORS ) của thiết bị chínhDTS-21

- Nối lối ra Q với LED 15

- Nối lối ra Q với LED 14

3.2 Lần lượt nhấn các công tắc PS1,2 theo bảng D2-3 Theo dõi trạng thái đèn LED chỉ thị Đèn LED sàng,chứng tỏ mức ra là cao (1), đèn LED tắt- là mức thấp (0) Ghi kết quả vào bảng D2-3

7

89

14

IC174LS0615

141A

2k2

Hình D2-4b Trigger R-S trên cổng NAND

Bảng D2-3 PS1

3 So sánh kết quả giữa trigger R-S trên cổng NOR và cổng NAND

VI Bộ chuyển mạch gợp kênh- Multiplexer

Nhiệm vụ :

Tìm hiểu việc nối kênh từ phía nhiều đường sang phía ít đường (hợp kênh)theo địa chỉ chọn lựa

1.Cấp nguồn 5V cho mảng sơ đồD2-5

2.Bộ hợp kênh 1 bit (2:1)dùng cổng logic : Hình D2-5

2.1 Nối mạch của sơ đồ hình D2-5 (ICI)với các mạch của DTS-21 như sau:

• Lối vào (input): nối với bộ công tắcDATA &DEBOUCE SWITCHES của DTS-21

- Nối lối vào A với công tắc logic LS7

- Nối lối voà B vớ I công tắc logic LS8

- Nối lối vào S (chọn kênh) với chốt TTL/công tắc DSI

• Lối ra (output ):nối với các LED của bộ chỉ thị LOGIC INDICATORS của DRS-21

- Nối lối ra Y với LED 15

Đặt các công tắc logic LS7-8 và DS1 tương úng với các trạng thái ghi trong bảng

8

14

15

14 Q Q

IC3 74LS00 10

11 12

13 2A

2B

S

R

A/TTL PS1

B/TTL PS2

5V

D2-4 Theo dõi trạng thái đèn LED chỉ thị Đèn LED sáng, chứng tỏ mức ra là cao (1),đèn LED tắt là mức thấp (0).Ghi kếtquả vào bảng D2-4,trong đó cộttrãng thái ghi 0 hoặc 1 theo chỉ thịcủa LED tương ứng Căn cứ nguyên lý hoạt động của sơ đồ,ghi mã kênh vào A hoặc B vào cột ký hiệu theo lối vào.Kiểm tra sư trùng hợp giá trị trạng thái theo các hàng tương ứng của cột

Hình D2-5.Bộ hợp kênh 1 bị (2:1)sử dụng cổng logic

VII Bộ giải mã –Decoder

Nhiệm vụ :

Các bước thực hiện :

1 Cấp nguồn +5V cho mảng sơ đồ D2-6

2 Bộ giải mã 2 bit thành 4 đường ,dùng cỏng logic:Hình D2-6

15 1A

1B

1D

1C 9 10

14

11

12 13

1 2

3 4 5

A B

7 LS7

TTL DS1

5V

Hình D2-6.Bộ giải mã-Declder dùng vi mạch cổng

Chú ý:Bộ giải mã các đường điều khiển lối ra tác đỗng ở mức cao (1)

2.1 Nối mạch theo sơ đồ hình D3-1a(ICI-IC3)với các mạch của DTS-21 như sau:

• Lối vào (input):nối với bộ công tắc DATA & DEBOUNCE SWITCHES của DTS-21

- Nối lối vào A(bit thấp)với công tắc logic LS7

- Nối lối vào B(bit cao)với công tắc logic LS8

- Nối lối vào E(cho phép)với chốtTTL/ công tắc DS1

• Lối ra (Output) nối với LED của bộ chỉ thị logic (LOGIC INDICATORS)của DTS-32

- Nối lối ra Y0 với LED12

- Nối lối ra Y1 với LED13

- Nối lối ra Y2 với LED 14

- Nối lối ra Y3 với LED 15

2.2 Đặt các công tắc logic LS7,LS8 và DS1 tương ưng với các trạng thái ghi trong bảng D2-5 Theo dõi trạng thái đèn LED chỉ thị đèn LED sáng,chứng tỏ mức ra là cao (1),đèn LED tắt –là mức thấp (0).Ghi kết quả vào bảng D2-5

3B 3A

2B 2A

E B

7

12 13

IC2 74LS11

IC1 74LS04

12 13 14 Y3

Y2 Y1 Y0

IC3 74LS11

4 5 1 13

12 6

1 2 13

12 14

6 3

5V

7 LS7

5V

5V TTL DS1

* X:giá trị bất kỳ

Kết luận tóm tắt về bộ giải mã đã khảo sát

2.3 Thiết kế bộ giải mã cho 2 bit –4 đường ra với lối ra tác động ở mức thấp Lập bảng giá trị cho sơ đồ