Luận văn thạc sĩ nghiên cứu thiết kế modul đóng khung e1 bằng fpga

HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG - NGUYỄN TIẾN LẬP NGHIÊN CỨU THIẾT KẾ MODUL ĐÓNG KHUNG E1 BẰNG FPGA LUẬN VĂN THẠC SĨ KỸ THUẬT (Theo định hướng ứng dụng) HÀ NỘI - 2019 e HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG - NGUYỄN TIẾN LẬP NGHIÊN CỨU THIẾT KẾ MODUL ĐÓNG KHUNG E1 BẰNG FPGA CHUYÊN NGÀNH: KỸ THUẬT VIỄN THÔNG MÃ SỐ: 8.52.02.08 LUẬN VĂN THẠC SĨ KỸ THUẬT (Theo định hướng ứng dụng) NGƯỜI HƯỚNG DẪN KHOA HỌC: TS NGUYỄN NGỌC MINH HÀ NỘI - 2019 e i LỜI CAM ĐOAN Tôi cam đoan cơng trình nghiên cứu riêng tơi Các số liệu kết trình bày luận văn trung thực chưa công bố tác giả hay cơng trình khác Hà Nội, tháng 11 năm 2019 Tác giả luận văn Nguyễn Tiến Lập e ii LỜI CẢM ƠN Tôi xin bày tỏ biết ơn sâu sắc tới TS Nguyễn Ngọc Minh, người thầy định hướng hướng dẫn thực thành công đề tài nghiên cứu Tôi xin chân thành cảm ơn Ban giám đốc, Khoa Đào tạo sau đại học - Học viên Công nghệ Bưu Viễn thơng lãnh đạo, huy đồng chí Trung tâm Kỹ thuật thơng tin công nghệ cao – Binh chủng Thông tin liên lạc, nơi công tác, tạo điều kiện thuận lợi cho tơi suốt q trình thực luận văn Tôi xin chân thành cảm ơn thầy giáo ngồi trường trang bị cho tơi kiến thức q trình hồn thành học phần cao học Tôi xin cám ơn người thân, bạn bè thường xuyên quan tâm, giúp đỡ, chia sẻ kinh nghiệm, cung cấp tài liệu hữu ích thời gian học tập, nghiên cứu suốt trình thực luận văn tốt nghiệp Cuối cùng, xin chân thành gửi lời cảm ơn tới gia đình kiên trì chia sẻ động viên tơi suốt q trình thực nội dung luận văn Hà Nội, tháng 11 năm 2019 Tác giả luận văn Nguyễn Tiến Lập e iii MỤC LỤC LỜI CAM ĐOAN i LỜI CẢM ƠN ii MỤC LỤC iii THUẬT NGỮ VIẾT TẮT v DANH MỤC CÁC BẢNG vii DANH MỤC HÌNH VẼ viii MỞ ĐẦU CHƯƠNG – CÁC VẤN ĐỀ KỸ THUẬT 1.1 – Tổng quan đóng gói luồng E1 1.1.1 – Nguyên lý ghép kênh theo thời gian 1.1.2 – Ghép kênh đồng ghép kênh cận đồng 1.1.3 – Cấu trúc khung E1 theo tiêu chuẩn ITU-T 1.2 – Công nghệ FPGA 1.2.1 – Sơ lược công nghệ FPGA 1.2.2 – Giải pháp tổ chức phần mềm đảm bảo Xilinx 12 1.2.3 – Các bước thực thiết kế FPGA 15 1.3 – Ngơn ngữ lập trình VHDL 20 1.3.1 – Các cấu trúc ngôn ngữ lập trình VHDL 21 1.3.2 – Các đối tượng liệu 22 1.3.3 – Các kiểu liệu 23 1.3.4 – Các toán tử 24 1.3.5 – Các kiểu toán hạng 24 1.3.6 – Các phát biểu 24 1.3.7 – Các phát biểu đồng thời 25 1.3.8 – Các đóng gói 25 1.3.9 – Mơ hình cấu trúc 26 1.4 – Tổng kết chương 26 e iv CHƯƠNG – THIẾT KẾ MODUL ĐÓNG KHUNG E1 BẰNG FPGA TRÊN BẢNG MẠCH THỰC TẾ 27 2.1 – IC spartan xc3s500E 27 2.1.1 – Họ IC Spartan-3E 27 2.1.2 – Tính 27 2.1.3 – Kiến trúc tổng quan 29 2.2 – Thiết kế phần cứng, phần mềm 30 2.2.1 – Thiết kế phần cứng 30 2.2.2 – Thiết kế phần mềm 39 2.3 – Mô .44 2.4 – Tổng kết chương 47 CHƯƠNG – THỰC THI VÀ KẾT QUẢ 48 3.1 – Tổng hợp thiết kế chạy thử 48 3.1.1 – Tổng hợp thiết kế 48 3.1.2 – Thực thiết kế 48 3.1.3 – Tạo bitstream nạp vào FPGA 49 3.1.4 – Tạo file nạp cho ROM FPGA 49 3.1.5 – Nạp file cấu hình cho FPGA ROM 52 3.2 – Kết 53 3.3 – Nhận xét đánh giá kết 56 3.4 – Tổng kết chương 56 KẾT LUẬN 58 PHỤ LỤC 59 TÀI LIỆU THAM KHẢO 60 e v THUẬT NGỮ VIẾT TẮT ASIC Aplication Specific Integrated Mạch tích hợp chuyên dụng Circuit CAS Channel Associated Signalling Báo hiệu kênh kết hợp CPLD Complex Programmable Logic Thiết bị logic khả trình phức tạp Device CPU Central Processor Unit Bộ xử lý trung tâm DCM Digital Clock Manager Quản lý xung nhịp kỹ thuật số DSP Digital Signal Processor Bộ xử lý tín hiệu số EDIF Electronic Data Interchange Format Định dạng trao đổi thiết kế điện tử EMI ElectroMagnetic Interference Nhiễu điện từ trường FDM Frequency Division Multiplexing Ghép kênh phân chia theo tần số FPGA Field Programmable Gate Array Mảng cổng lập trình dạng trường IC Integrated Circuit Mạch tích hợp IEEE Institute of Electrical and Viện kỹ sư điện điện tử Electronics Engineers ISE Integrated Synthesis Environment Mơi trường tổng hợp tích hợp MAC Multiplication And Accumulation Bộ nhân cộng PAL Programmable Array Logic Logic mảng khả trình PCM Pulse Code Modulation Điều chế mã xung PDH Plesiosynchronous Digital Phân cấp tốc độ số cận đồng Hierarchy PLA Programmable Logic Array Mảng logic khả trình RAM Random Access Memory Bộ nhớ truy xuất ngẫu nhiên ROM Read-Only Memory Bộ nhớ đọc SDH Synchronous Digital Hierarchy Phân cấp tốc độ số đồng SPLD Simple Programmable Logic Device Thiết bị logic khả trình đơn giản e vi SRAM Static Random Access Memory Bộ nhớ truy xuất ngẫu nhiên tĩnh TDM Ghép kênh phân chia theo thời Time Division Multiplexing gian TS Time Slot Khe thời gian VHDL Very High Speed Integrated Circuit Ngôn ngữ mô tả phần cứng mạch Hardware Description Language tích hợp tốc độ cao XCITE Xilinx Controlled Impedance Công nghệ trở kháng điều khiển Xilinx Technology e vii DANH MỤC CÁC BẢNG Bảng 2.1: Họ sản phẩm FPGA Spartan-3E Xilinx .27 e viii DANH MỤC HÌNH VẼ Hình 1.1: Ngun lý ghép kênh theo thời gian Hình 1.2: Cấu trúc khung E1 theo tiêu chuẩn ITU-T Hình 1.3: Kiến trúc tổng quan FPGA .11 Hình 1.4: Quy trình thiết kế FPGA 16 Hình 1.5: Tổng hợp logic thiết kế .17 Hình 1.6: Ánh xạ sơ đồ netlist lên FPGA 18 Hình 1.7: Đặt khối lên FPGA 19 Hình 1.8: Định tuyến lên FPGA 19 Hình 2.1: Kiến trúc tổng quan IC xc3s500E 29 Hình 2.2: Sơ đồ kết nối tổng quát card mạch 31 Hình 2.3: Sơ đồ nguyên lý khối cấp nguồn .32 Hình 2.4: Sơ đồ nguyên lý khối điều khiển 33 Hình 2.5: Sơ đồ nguyên lý khối E1LIU 33 Hình 2.6: Sơ đồ nguyên lý khối giao diện luồng 34 Hình 2.7: Sơ đồ nguyên lý khối tạo tín hiệu định thời giao tiếp với CPU .35 Hình 2.8: Sơ đồ nguyên lý khối FPGA .36 Hình 2.9: Sơ đồ mạch in lớp TOP .37 Hình 2.10: Sơ đồ mạch in lớp BOTTOM 37 Hình 2.11: Sơ đồ bố trí linh kiện .38 Hình 2.12: Mạch thực tế 38 Hình 2.13: Sơ đồ khối thiết kế phần mềm 40 Hình 2.14: Mơ tả vào khối top .41 Hình 2.15: Mơ tả khối E1_framer .42 Hình 2.16: Mô tả khối E1_deframer 42 Hình 2.17: Mơ tả khối lưu trữ thông tin báo hiệu CAS truyền .43 Hình 2.18: Mơ tả khối lưu trữ thông tin báo hiệu CAS nhận 43 Hình 2.19: Sơ đồ nguyên lý thiết kế 44 e 47 Ta nhận thấy chuỗi liệu nhận (ngoại trừ timeslot timeslot 16) trùng khớp với chuỗi liệu mà ta đưa vào Như hệ thống truyền nhận liệu xác Thơng tin báo hiệu nhận chuỗi thơng tin báo hiệu ta gửi đi, 21 đến 35, tương ứng với timeslot 16 khung F1 đến khung F15 Khung F0 nhận thông tin đồng đa khung Như hệ thống đóng khung giải đóng khung mà ta thiết kế thực chức thơng qua việc truyền chuỗi liệu thu chuỗi liệu 2.4 – Tổng kết chương Chương tiến hành xem xét cụ thể IC mà ta dùng cho thiết kế xc3s500E, FPGA thuộc họ Spartan 3E, xem xét cấu trúc tài nguyên nó, làm sở để đánh giá độ phù hợp mức đáp ứng cho thiết kế Chương tiến hành bước thiết kế phần cứng từ sơ đồ nguyên lý đến bố trí linh kiện layout board mạch thực thi, đặt gia công nhà máy, tiến hành hàn dán linh kiện lên board mạch, kiểm tra đường cấp nguồn, đất tín hiệu board mạch Đồng thời tiến hành bước thiết kế phần mềm lên sơ đồ khối chức năng, sơ đồ khối chi tiết, xây dựng thuật toán, tiến hành viết code, thực mô e 48 CHƯƠNG – THỰC THI VÀ KẾT QUẢ 3.1 – Tổng hợp thiết kế chạy thử 3.1.1 – Tổng hợp thiết kế Hình 3.1: Tổng hợp thiết kế cơng cụ ISE 3.1.2 – Thực thiết kế Hình 3.2: Thực thiết kế công cụ ISE e 49 3.1.3 – Tạo bitstream nạp vào FPGA Hình 3.3: Tạo file bitstream nạp vào FPGA 3.1.4 – Tạo file nạp cho ROM ngồi FPGA Mở cơng cụ impact: Hình 3.4: Mở công cụ impact Đặt tên chọn định dạng file: e 50 Hình 3.5: Đặt tên chọn định dạng file Tiếp theo chọn chế độ nạp: Hình 3.6: Chọn chế độ nạp Chọn loại ROM tương ứng với FPGA chọn e 51 Hình 3.7: Chọn loại ROM tương ứng với FPGA chọn Chọn file bitstream thiết kế vừa tạo: Hình 3.8: Chọn file bitstream Tạo file mcs để nạp vào ROM: e 52 Hình 3.9: Tạo file mcs từ file bitstream có 3.1.5 – Nạp file cấu hình cho FPGA ROM Hình 3.10: Sử dụng nạp DLC10 Xilinx để nạp cho FPGA ROM ngồi theo chuẩn JTAG e 53 Hình 3.11: Tiến trình nạp file cấu hình cho FPGA ROM 3.2 – Kết Sử dụng máy đo luồng VeEX UX400 để đánh giá luồng E1 phát modul đóng khung E1 mà ta thiết kế Thiết lập hệ thống đo gồm có card backlpane thực nối tín hiệu card, card nguồn để cấp nguồn cho toàn hệ thống, card CPU điều khiển toàn hoạt động hệ thống, card trung kế E1 mà lõi modul đóng khung E1 e 54 Hình 3.12: Thiết lập hệ thống đo kiểm Hình 3.13: Kết nối hệ thống với máy đo luồng VeEX UX400 e 55 Hình 3.14: Kết đo máy đo luồng VeEX UX400 Hình 3.15: Các báo cảnh máy đo e 56 Kết nối luồng E1 hệ thống mà ta xây dựng với luồng E1 máy đo (TX hệ thống vào RX máy đo ngược lại) Từ máy đo phát luồng E1 nhận lại báo cảnh đồng card luồng E1 thông qua hiển thị đèn LED (nháy 1s) Đồng thời từ hệ thống phát luồng E1 thu báo cảnh đồng máy đo Hình 3.14 3.15 thể điều Luồng E1 mà máy đo nhận từ hệ thống hiển thị đồng bộ, khơng có lỗi (No errors - OK) Các báo cảnh LOS (Loss Of Signal), AIS (Alarm Indication Signal), LOF (Loss Of Frame), RDI (Remote Defect Indication), Cod (Violation on coding sequence), FAS (Frame Alignment Signal) hiển thị màu xanh, tức khơng có báo cảnh (nếu có báo cảnh hiển thị màu vàng) 3.3 – Nhận xét đánh giá kết Trong trình nghiên cứu, luận văn áp dụng lý thuyết xử lý tín hiệu số, ghép kênh số Luận văn tham khảo nhiều tài liệu khác nhau, khuyến nghị, tiêu chuẩn tổ chức uy tín hàng đầu giới, từ xây dựng khối cách mềm dẻo, tối ưu cho đáp ứng toán đặt ban đầu Kết mô cho thấy mặt lý thuyết modul đóng khung E1 hoạt động xác theo yêu cầu đề thực giả lập đưa chuỗi liệu vào modul thực phát kênh truyền sau thu lại thực giải đóng khung nhận chuỗi liệu trùng khớp chuỗi ban đầu Kết thực tế nhận qua việc thực đo kiểm đánh giá thiết bị đạt chuẩn quốc tế, kết nối luồng E1 mà modul tạo với luồng E1 máy cho thấy hệ thống đồng hồn tồn, khơng có thị báo cảnh Điều cho phép kết luận modul mà luận văn xây dựng đáp ứng tiêu, yêu cầu đề 3.4 – Tổng kết chương Chương tiến hành tổng hợp thiết kế (mã nguồn VHDL) công cụ ISE, tạo file nạp cho FPGA (file bit) file nạp cho ROM FPGA (file mcs) Tiến hành nạp file cấu hình tạo cho FPGA ROM cơng cụ Impact Xilinx e 57 Triển khai hệ thống đo kiểm cấu hình tương đương tổng đài modul đóng khung E1 mà luận văn thiết kế đóng vai trị trung kế E1, ngồi có thêm card backplane, card nguồn card CPU Kết nối luồng đầu trung kế E1 với máy đo luồng VeEX UX400 Cấu hình cho máy đo luồng chế độ đo E1/PDH, PCM30 Kết đo kiểm thu thể luồng đồng card E1 máy đo luồng Máy đo thể lỗi, khơng có báo cảnh Có thể kết luận modul đóng khung E1 làm việc tốt e 58 KẾT LUẬN Như sau thời gian nghiên cứu với nỗ lực thân hướng dẫn tận tình TS Nguyễn Ngọc Minh, đề tài “Nghiên cứu thiết kế modul đóng khung E1 FPGA” học viên hoàn thành với số kết sau: - Nắm kiến thức công nghệ FPGA, hiểu tư tưởng luồng thiết kế công nghệ FPGA, khả xử lý liệu cơng nghệ FPGA - Hiểu lập trình ngôn ngữ mô tả phần cứng VHDL, sử dụng ngôn ngữ VHDL để thiết kế lõi xử lý tín hiệu số, cụ thể modul đóng khung E1 hệ thống truyền dẫn số - Làm chủ sử dụng thành thạo công cụ thiết kế mạch in Altium, công cụ thiết kế FPGA phần mềm ISE, phần mềm mô modelSim - Nghiên cứu thiết kế thành cơng modul đóng khung E1 ứng dụng vào bảng mạch thực tế thiết bị truyền dẫn quân Những hạn chế hướng phát triển đề tài: - Do thời gian thực đề tài có hạn, chịu chi phối nhiều nhiệm vụ khác nên chưa tối ưu thiết kế Bản thân modul đóng khung E1 chưa tận dụng hết nguồn tài nguyên lớn IC chọn - Trong thời gian tới học viên tiếp tục hoàn thiện đề tài mình, nâng cấp lên khung lớn E2, E3 hay chí đóng gói SDH STM-1, STM-4 Sử dụng công nghệ FPGA có lực lớn sử dụng cơng cụ cao cấp Vivado thay ISE dần lỗi thời Học viên mong nhận góp ý nhà khoa học, đồng nghiệp bạn bè để hồn thiện đề tài Hà Nội, tháng 11 năm 2019 Nguyễn Tiến Lập e 59 PHỤ LỤC Sơ đồ kết nối khối thiết kế phần mềm modul đóng khung E1 e 60 TÀI LIỆU THAM KHẢO [1] J Axelson (2015), Serial port complete com ports usb virtual com ports and ports for embedded systems complete guides series, 5th ed., Lakeview Research, Madison, United States, 524 pages [2] Bezerra, Eduardo, Lettnin, Djones Vinicius (2016), Synthesizable VHDL Design for FPGAs, Springer, 165 pages [3] Pong P Chu (2006), RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability, Wiley, New York, United States, 694 pages [4] Pong P Chu (2011), Embedded SoPC Design with Nios II Processor and VHDL Examples, Wiley, New Jersey, United States, 703 pages [5] Pong P Chu (2017), FPGA prototyping by VHDL examples, 2nd ed., Wiley, New York, United States, 468 pages [6] Pong P Chu (2017), FPGA prototyping by VHDL examples: Xilinx MicroBlaze MCS SoC, 2nd ed., Wiley, Hoboken, United States, 632 pages [7] Grevelink, Evelyn (2017), How to Program Your First FPGA Device, Intel, pp 1-20 [8] International Telecommunication Union (1998), ITU-T Recommendation G.704: Synchronous frame structures used ad 1544, 6312, 2048, 8448 and 44736 kbit/s hierarchical levels, 37 pages [9] Ricardo Jasinski (2016), Effective Coding with VHDL: Principles and Best Practice, MIT Press Ltd, Mass., United States, 624 pages [10] Volnei A Pedroni (2010), Circuit Design and Simulation with VHDL, MIT Press Ltd, Mass., United States, 632 pages [11] Charles L Phillips, John Parr, Eve Riskin (2013), Signals, Systems & Transforms, Pearson Education, United States, 816 pages [12] Blaine Readler (2014), VHDL by Example, Full ARC Press, United States, 120 pages e 61 [13] Andrew Rushton (2011), VHDL for Logic Synthesis, Wiley, New York, United States, 484 pages [14] John Tibbs (2015), Pocket Guide to the World of E1, Wavetek Wandel Goltermann, Devon, UK, 51 pages [15] Cem Unsanlan, Bora Tar (2017), Digital System Design with FPGA: Implementation Using Verilog and VHDL, McGraw-Hill Education, OH, United States, 400 pages [16] Roger Woods, John McAllister, Gaye Lightbody, Ying Yi (2017), FPGAbased Implementation of Signal Processing Systems, Wiley, Hoboken, United States, 356 pages [17] Jordan Christma (2018), Learn VHDL and FPGA Development, Available: https://software.intel.com/en-us/articles/how-to-program-your-first-fpgadevice e ... nghệ FPGA ngôn ngữ mô tả phần cứng (VHDL), chọn đề tài luận văn là: ? ?Nghiên cứu thiết kế modul đóng khung E1 FPGA? ?? Mục đích nghiên cứu Mục đích đề tài nghiên cứu kỹ thuật đóng khung liệu E1, ứng... - NGUYỄN TIẾN LẬP NGHIÊN CỨU THIẾT KẾ MODUL ĐÓNG KHUNG E1 BẰNG FPGA CHUYÊN NGÀNH: KỸ THUẬT VIỄN THÔNG MÃ SỐ: 8.52.02.08 LUẬN VĂN THẠC SĨ KỸ THUẬT (Theo định hướng ứng dụng)... hàn dán linh kiện Board mạch thực chất mạch trung kế luồng E1 thiết bị truyền dẫn, modul khung E1 mềm hóa FPGA Thực thiết kế modul đóng khung E1 FPGA sử dụng ngôn ngữ mô tả phần cứng VHDL Sử dụng