(LUẬN văn THẠC sĩ) nghiên cứu, thiết kế và tích hợp các chip FPGA ,PLD vào hệ thống thu nhận ảnh vệ tinh khí tượng 001

Mục lục Mở ĐầU Ch-ơng 1: Tỉng quan vỊ c«ng nghƯ FPGA……… … 1.1 CÊu tróc FPGA…………………………………………… … 1.1.1 C¸c logic block………………………………………… ….……… 1.1.2 C¸c nguån kÕt nèi…………………………………… ……… 10 1.1.3 Khối vào 12 1.2 Phân loại FPGA .13 1.3 Công nghệ lập trình FPGA.14 1.3.1 Công nghệ phản cầu chì Antifuse..14 1.3.2 Công nghệ SRAM 17 1.4 Hä Chip Flex 8000 cña h·ng Altera ………………………………… 19 1.4.1 Các tính chất họ Flex 8000 .19 1.4.2.Mô tả tổng quát .21 1.4.3 Mô tả chức 24 Ch-ơng 2: Giới thiệu vệ tinh GMS, MT-SAT Nhật Bản hệ thu ảnh vệ tinh…………………………… ………… .29 2.1 VƯ tinh GMS, MT-SAT cđa NhËt Bản 29 2.1.1 Các thông số kỹ thuật vệ tinh GMS- 529 2.1.2 Cấu trúc khung liệu ảnh vệ tinh GMS - 29 2.1.3 Các đặc tính tín hiệu phát ảnh phân giải cao vệ tinh GMS-5 33 TIEU LUAN MOI download : skknchat@gmail.com 2.1.4 VƯ tinh MT – SAT (NhËt B¶n) .36 2.2 Giíi thiƯu kh¸i qu¸t hệ thu ảnh vệ tinh khí t-ợng .36 Ch-ơng 3: Thiết kế, chế tạo module điện tử khối đồng khung ảnh hệ thu ảnh vƯ tinh 39 3.1 Khèi t¹o mà giải ngẫu nhiên PN 39 3.2 Khối nhận dạng đầu khung ảnh 40 3.3 Khèi gi¶i m· PN 41 3.4 Khối chuyển đổi chuỗi bit nối tiếp thành song song 42 Ch-ơng 4: Thực nghiệm kết 43 4.1 Các b-ớc thực hiƯn mét project trªn FPGA .43 4.1.1 T¹o mét project 45 4.1.2 Sư dơng Graphic Editor .45 4.1.3 Tỉng hỵp mạch từ sơ đồ .53 4.1.4 Thực mô chức 54 4.1.5 Sư dơng Message Processor để định vị sửa lỗi 61 4.2 Những kết quả.62 Kết Luận . 67 Tài liƯu tham kh¶o……………………………… …….……… 70 TIEU LUAN MOI download : skknchat@gmail.com NHỮNG CHỮ VIẾT TẮT ASIC Application Specific Integrated Circuit CPLD Complex Programmable Logic Device CLB Configurable Logic Block DES Data Encryption Standard DRAM Dynamic Random Access Memory FIFO First In First Out FPGA Field Programmable Gate Array JTAG Joint Test Advisory Group IOB input Output Block LAB Logic array block LE Logic element LPM library of parameterized module LUT Look Up Table PAL Programmable Array Logic device PLA Programmable Logic Array PLD Programmable Logic Device PROM Programmable Read Only Memory EPROM Erasable Programmable Read Only Memory TIEU LUAN MOI download : skknchat@gmail.com ROM Read Only Memory SPLD Simple Programmable Logic Device SRAM Static Random Access Memory VHDL VHISC High Level Description Language VHSIC Very High Speed Integrated Circuit TIEU LUAN MOI download : skknchat@gmail.com MỞ ĐẦU Năm 1985 hãng Xilinx (Mỹ) giới thiệu thị trường dòng linh kiện thuộc chủng loại linh kiện điện tử khả trình (PLD) với tên gọi FPGA (Field Programmable Gate Array) nhận hưởng ứng cao từ phía khách hàng Từ đến hãng sản xuất chip FPGA khơng ngừng cải tiến phát triển họ sản phẩm ngày hoàn thiện Thiết kế mạch điện tử sử dụng FPGA điều khơng cịn mẻ giới, Việt Nam công nghệ FPGA du nhập khoảng 5-7 năm trở lại có nhiều đề tài khoa học-cơng nghệ Viện nghiên cứu, Trường đại học chí đơn vị sản xuất lĩnh vực Sinh viện số trường đại học kỹ thuật học giáo trình FPGA Sử dụng chip FPGA thiết kế mạch điện tử cho phép rút ngắn đáng kể thời gian công sức việc tạo mạch mẫu thử nghiệm, giảm cách đáng kể kích thước bo mạch điện tử, tiết kiệm tối đa chi phí làm mạch in, cho phép cập nhật nhanh tới linh kiện điện tử thị trường giới đặc biệt linh hoạt việc thay đổi phương án thiết kế Do đặc điểm trên, công nghệ FPGA thường sử dụng số lĩnh vực sau: - Thiết kế sản phẩm mẫu - Các hệ thống đa chức cần thay đổi linh hoạt sử dụng TIEU LUAN MOI download : skknchat@gmail.com - Các hệ thống đặc biệt đơn công nghệ vũ trụ quốc phịng - Các hệ thống sử lý tín hiệu thời gian thực hệ thống nhúng Các sản phẩm chip FPGA thị trường giới chủ yếu hãng tiếng Mỹ như: Xilinx, Actel, Altera Hiện giới xuất chíp khả trình bao gồm phân tử xử lý tín hiệu tương tự FPAA (Field Programmable Analog Array), chip khả trình xử lý đồng thời tín hiệu số tương tự (mix-signal), kết hợp cơng cụ cịn tạo khả thiết kế hệ system-on-chip, chí Lab-on-chip (trong có sensor) Do đặc tính lổi bật chip FPGA nói trên, luận văn sử dụng chip FPGA vào hệ thông thu ảnh vệ tinh khí tượng Nhằm nâng cao tinh ổn định nhỏ gon hệ thu ảnh phân giải cao kỹ thuật số cho vệ tinh khí tượng phục vụ dự báo thòi tiết phát theo dõi bién động khí hậu TIEU LUAN MOI download : skknchat@gmail.com Chương TỔNG QUAN VỀ CÔNG NGHỆ FPGA 1.1 Cấu trúc FPGA Trước phần lớn loại linh kiện điện tử logic sau chế tạo cố định cấu trúc chức không lập trình IC logic họ 74, cịn loại linh kiện lập trình đơn giản EPROM, EEPROM, PLD Để thuận tiện cho việc thiết kế, thử nghiêm, tạo mẫu, phát triển ứng dụng, sản suất quy mô nhỏ, người ta chế tạo linh kiện logic khả trình PLD (Programmable Logic Device) có nghĩa linh kiện logic có khả cấu hình lại nhiều lần cho ứng dụng khác mà không cần phải thay đổi mạch Hình 1: Cấu trúc tổng quát FPGA TIEU LUAN MOI download : skknchat@gmail.com Linh kiện khả trình gồm hai loại CPLD (Complex Programmable Logic Device) FPGA (Field Programmable Gate Array) Trên hình cấu trúc tổng quát FPGA Một FPGA gồm mảng ô (cell) logic, ma trận kết nối, chuyển mạch [11] 1.1.1 Các logic block [11] Cấu trúc nội dung logic block gọi kiến trúc Kiến trúc logic block thiết kế theo nhiều cách khác Một số logic block đơn giản cổng AND hai ngõ nhập Các logic block khác có cấu trúc phức tạp quét động (multiplexer) bảng tìm kiếm (look-up table) Trong số loại FPGA, logic block có cấu trúc hồn tồn giống PAL Hầu hết logic block chứa số loại flip-flop để hỗ trợ cho việc thực mạch Hình 2: Cấu trúc Logic Block TIEU LUAN MOI download : skknchat@gmail.com Các phần tử CLB (Configurable Logic block) thể hình Mỗi phần tử CLB bao gồm flip-flop khối chức độc lập đầu vào Các khối chức có tính mềm dẻo cao hầu hết chức lơgic kết hợp cần đầu vào Mười ba đầu vào bốn đầu CLB cung cấp đường dẫn tới flip-flop chức Các CLB tiến hành hầu hết logic FPGA Các phần tử CLB chủ yếu biểu diễn hình Hai khối chức đầu vào (F G) tạo chức đa dạng Hầu hết chức logic kết hợp cần đầu vào Tuy nhiên, chức thứ ba (H) cung cấp Khối chức H có đầu vào Hai đầu vào đầu F G, đầu vào thứ ba từ phía bên ngồi CLB Vì CLB thực chức lên tới đầu vào, giống kiểm tra tính chẵn lẻ số nguyên so sánh đồng thức khai triển hai tập hợp bốn đầu vào Mỗi CLB bao gồm hai flip - flop sử dụng để lưu trữ đầu khối chức Tuy nhiên, khối flip - flop chức sử dụng độc lập DIN sử dụng đầu vào trực tiếp tới hai flip - flop H1 chạy tới flip - flop thông qua khối chức H Các đầu khối chức tiếp cận từ phía bên ngồi CLB, sử dụng hai đầu độc lập đầu flip - flop Tính chất đa dụng làm tăng tỷ trọng logic làm đơn giản hoá định hướng (routing) Mười ba đầu vào bốn đầu CLB cung cấp đường dẫn tới khối chức flip-flop Các đầu vào đầu nối với nguồn nối liền với lập trình bên block Bốn đầu vào độc lập cung cấp tới hai khối chức (F1-F4 G1-G4) Các khối chức này, khối mà đầu gán F' G’, có khả thực hàm Boole xác định đầu TIEU LUAN MOI download : skknchat@gmail.com vào cách tuỳ tiện Các khối chức thực bảng tìm kiếm nhớ Vì trì hỗn phổ biến độc lập với chức thực Khối chức thứ ba, gán H', thực hàm Boole ba đầu vào Hai số đầu vào lựa chọn đầu khối chức F' G' Như lựa chọn, hai đầu vào tới từ bên ngồi CLB (H2, H0) Đầu vào thứ ba phải tới từ bên block (H1) 1.1.2 Các nguồn kết nối [11] Hình 3: Cấu trúc kết nối Cấu trúc nội dung nguồn kết nối FPGA gọi kiến trúc routing (routing architecture) Kiến trúc routing gồm đoạn dây nối chuyển mạch lập trình Các chuyển mạch lập trình có nhiều cấu tạo khác như: pass-transistor điều khiển cell RAM, cầu chì nghịch (anti-fuse), EPROM tranzito EEPROM tranzito Giống logic block, có nhiều cách khác để thiết kế kiến trúc routing 10 TIEU LUAN MOI download : skknchat@gmail.com ®-êng h-íng dẫn dọc sáng miền hiển thị dạng sóng Các ®-êng h-íng dÉn cung cÊp gióp ®ì b»ng m¾t ®Ĩ định vị chuột vẽ dạng sóng ta chọn Options| Grid Size gõ 20ns hộp đánh nhÃn Grid Size NhÊp chuét ®ang trá ®Õn bÊt kú đ-ờng h-ớng dẫn quan sát đ-ờng tham chiếu dọc đ-ợc vẽ điểm Hình 30 trình bày cách thức cửa sổ Waveform Editor xem xét điểm Hình 30 : Tạo dạng sóng tín hiệu lối vào Các dạng sang ngõ vào đ-ợc thiết lập gia trị logic ngõ đ-ợc trình bầy d-ới dạng biểu đồ đ-ờng đ-ợc băm, biểu đồ giá trị logic ch-a đ-ợc xác định Để kiểm tra hoàn toàn mạch thời gian mô phỏng, ta cần sử dụng nhiều giá trị khác có cho ngõ vào Với thí dụ đơn giản ta, có giá trị khác hau, ta dễ dàng bao gồm tất chúng Để tạo tất giá trị khớp với thời gian mô 160ns, giá trị tín hiệu cần thay 56 TIEU LUAN MOI download : skknchat@gmail.com đổi 20 ns Để tạo dạng sang cho tín hiệu ngõ vào, ta thực nh- sau Ta kích hoạt công cụ Waveform Editing cách nhấp biểu t-ợng công cụ cạnh bên trái cửa sổ Biểu t-ợng đ-ợc trình bày góc trái hình 16, biểu t-ợng trông giống mũi tên trỏ bên trái phải Ta định vị trỏ chut dạng sang ngõ vào x3 từ 20ns đến 40ns, nhđ-ợc minh hoạ hình 16 Waveform Editing Tool tự động thay đổi phần đ-ợc chọn dạng sang từ giá trị hành thành giá trị Kế đến ta chọn phần dạng sang x3 60 ns 80 ns để thiết lập Tiếp tục theo cách để thiết lập 20 ns phần x3 bằng1 Hình 31: Các dạng sóng đà hoàn tất x1,x2,x3 Một ph-ơng pháp khác để vẽ dạng sang sử dụng công cụ Selection, công cụ đ-ợc tích cực cách chọn biểu t-ợng trông giống nh- đầu mũi tên dọc theo cạnh rái cửa sổ Bằng cách sử dụng công cụ Selection, thủ tục để vẽ dạng sang là, tr-ớc tiên chọn phần dạng 57 TIEU LUAN MOI download : skknchat@gmail.com sang cách kéo rê chuột phần Phần đ-ợc thiết lập đ-ợc thiết lập cách chọn Edit| Overwrite| High Phần đ-ợc làm bật đ-ợc thay đổi cách sử dụng nút đ-ợc đánh nhÃn dọc theo cạnh trái cửa sổ Ta sử dụng công cụ Waveform Editing để thiết lập dạng sang cho x2 tầm từ 40ns đến 80ns cịng nh- tõ 120ns ®Õn 160ns Cịng vËy, ta thiÕt lËp cho x1 b»ng tÇm tõ 80ns đến 160ns Lúc dạng sang đà đ-ợc vẽ, nh- đ-ợc minh hoạ hình 31, bao gồm tất cvả giá trị Chon File| Save để l-u dạng sang tập tin VD1.scf 4.1.4.3 Thực mô [3] Để mở sổ Simulator, đ-ợc trình bày hình 32, ta nhấp chuột vào biểu t-ợng cửa sổ ( trông giống nh- máy tính có dạng sang hình) chọn MAX+PLUS II cung cấp hai mô phỏng, chức định thời Loại mô đ-ợc sử dụng ứng dụng Simulator đ-ợc xác định tự động thiết lập đ-ợc sử dụng ứng dụng Compiler Simulator thực mô chức tr-ờng hợp ta đà lệnh cho Compiler tạo thông tin cho việc mô chức năng, nh- đà đề cập hình Hình 32: Màn hình Simulation 58 TIEU LUAN MOI download : skknchat@gmail.com Quan sát hình 32 ta th¸y Simulator chØ r»ng Simulator sÏ sư dụng tập tin gọi VD1.scf làm đầu vào trình mô đ-ợc tực mô tầm thời gian từ đến 160ns Ta nhấp chuột vào nút Start để thực mô Simulator hiển thị thông báo lỗi đ-ợc tạo Nhấp OK để trở cửa sổ Simulator Trình mô l-u kết việc mô tập tin VD1.scf Để xem tập tin này, ta nhấp chuột nút Open SCF cưa sỉ m« pháng, cưa sỉ Waveform Editor tù động đ-ợc mở hiển thị tập tin Nh- đ-ợc minh hoạ hình 33, Simulator tạo dạng sãng cho ngâ f C¸c cưa sỉ Waveform Editor Simulator lúc đ-ợc đóng lại Hình 33: Kết mô chức 4.1.5 Sử dụng Message Proessor để định vị sửa lỗi Trong mô tả mục 4.1.3 cách thức Compiler đ-ợc sử dụng để tổng hợp mạch từ sơ đồ, ta đà nói Compiler tạo thông báo phát biểu cảnh báo lỗi đ-ợc tạo Trong mục ta 59 TIEU LUAN MOI download : skknchat@gmail.com minh hoạ điều xảy có lỗi sơ đồ Để chọn lỗi sơ đồ đà đ-ợc tạo cho f, ta mở lại sơ đồ cách chọn File| Open để mở hộp pop-up (hình 34) Trong hép cã nh·n Show in Files List, ta nhÊp chuột Graphic Editor Files Kế đến hộp có nhÃn Files, ta nhấp chuột tên VD1.scf để đặt tên vào hộp có nhÃn File Name Một ph-ơng pháp khác, VD1.scf đ-ợc gõ vào hép thay cho viƯc sư dơng cht ®Ĩ chän tõ danh sách tập in Nhấp OK để mở tập tin bên Graphic Editor Ta sử dụng chuột để chän d©y nèi ngâ cđa cỉng OR víi ký hiệu ngõ f Ta xoá dây cách gõ phím Delete; l-u tập tin sơ đồ Mở cửa sổ Compiler chạy công cụ tổng hợp lần Compiler tạo thông báo nói cảnh báo lỗi đ-ợc tìm thấy Nhấp OK Một cửa sổ, đ-ợc gọi Message Processor, đ-ợc tự động mở để hiển thị thông báo đ-ợc tạo Compiler, nh- đ-ợc minh hoạ hình 21 Nếu cửa sổ Message Processor bị che khuất cửa sổ khác đó, chọn MAX+PLUS II | Message Processor ®Ĩ mang cưa sỉ Message Processor phía tr-ớc Thông báo cảnh báo đ-ợc tạo ngõ cổng OR không đ-ợc nối với nút khác sơ đồ Thông báo lỗi nói ký hiệu ngõ f không đ-ợc kết nối Mặc dù cách thức xác định lỗi rõ ràng, ta chủ ý tạo Hình 34: Hép tho¹i më l¹i file 60 TIEU LUAN MOI download : skknchat@gmail.com lỗi, tr-ờng hợp tổng quát số thông báo đ-ợc hiển thị Compiler tổng hợp mạch lớn không rõ ràng Trong tr-ờng hợp nh- ta chọn thông báo chuột nhấp nút Help on Message cưa sỉ Message Processor; t- liƯu gi¶i thích thông báo đ-ợc tự động mở HÃy thử nghiệm tính chất cho hai thông báo lõi cảnh báo hình 35 Hình 35: Màn hình Message Processor Tính chất tiện ích khác Message Processor nút Locate cạnh trái d-ới cửa sổ Tính chất đ-ợc sử dụng để hiển thị tự động phần sơ đồ nơi lỗi hữu Ta chọn thông báo cảnh báo nhấp chuột vào nút Locate Quan sát ta thấy Graphic Editor tự động đ-ợc hiển thị với cổng OR đ-ợc làm bật Kế đến chọn thông báo lỗi cưa sỉ Message Processor vµ nhÊp cht vµo nót Locate lần Ký hiệu ngõ trở lên bËt Graphic Editor Ta sư dơng Graphic Editor ®Ĩ vẽ lại dây bị thiếu ngõ cổng OR ký hiệu ngõ f L-u sơ đồ sử dụng Compiler nhằm chạy công cụ tổng hợp để thấy lỗi đà đ-ợc sửa chữa Đến ta đà hoàn tất việc giới thiệu thiết kế sử dụng công cụ nhập hồ sơ Nếu có cửa sổ ứng dụng mở, ta đóng chúng lại để trở cửa sổ Maneger 61 TIEU LUAN MOI download : skknchat@gmail.com 4.2 Nh÷ng kết đà đạt đ-ợc Từ phân tích mạch ch-ơng phần 4.1 ch-ơng 4, cho ta thiết kế, chế tạo modul điện tử thực việc đồng khung ảnh vệ tinh khí t-ợng GMS MT-Sat trªn chÝp FPGA EPF8282ALC84-4 cđa h·ng Altera (Mü) Tr-íc hết ta chế tạo mạch điện tử bao gồm chip FPGA EPF8282ALC844 linh kiện phụ nh- hình 36 d-ới H H J5 J8 D10 D11 D12 D13 D14 D15 D16 D17 VCC R16 470 VCC 3V3 L1 C12 27 R18 RstOUT C13 CON4 R19 1k5 27pF C14 DB9 27 A VCC V CC V CC-IO V CC 27 R17 3V3OUT USBDM USBDP D0 D1 D2 D3 D4 D5 D6 D7 RSTOUT XTIN Q1 6MHz R22 10k 28 27pF 32 R23 15k 31 XTOUT RESET RD WR TXE RXF EECS EESK EEDATA TEST SI/WU G ND G ND /RD WR /TXE /RXF U6 10nF J7 A GN D G CON8 J4 J9 36 13 C11 0.1uF 30 C10 33nF J14 PWREN 25 24 23 22 21 20 19 18 D10 D11 D12 D13 D14 D15 D16 D17 16 15 14 12 /RD WR /TXE /RXF 11 P36 10 P37 U9 CON8 18 17 16 15 14 13 12 11 PIN39 PIN40 PIN41 PIN42 18 17 16 15 14 13 12 11 PIN84 PIN83 PIN82 PIN81 PIN79 PIN78 PIN77 PIN76 G CON8 74ALS245 A0 A1 A2 A3 A4 A5 A6 A7 19 VCC VCC B0 B1 B2 B3 B4 B5 B6 B7 E DIR U8 79 29 C7 J13 A0 A1 A2 A3 A4 A5 A6 A7 19 A B C D E F G P FT245B F L1 L2 L3 L4 J12 B0 B1 B2 B3 B4 B5 B6 B7 F CON8 E DIR * C8 C9 CAP CAP CAP VCC U7 R20 2k2 8 VCC J11 93C66 R21 JP1 R7 VCC 220 DATA_ANH R9VCC 330 VCC CLK CLKOUT CS R10 330 OE CON6 15 14 C5 31 VCC Q2 24MHz CAP C6 19 18 CLK N G OA I C4 R12 RES2 U2 CLK CS OE CASC DATA VCC 17 16 R14POL CAPACITOR RES2 DATA P10 P11 P12 P13 P14 P15 P16 P17 P33 INT1 P32 INT0 T1 T0 39 38 37 36 35 34 33 32 P00 P01 P02 P03 P04 P05 P06 P07 P35 P34 EA/VP E 21 22 23 24 25 26 27 28 P20 P21 P22 P23 P24 P25 P26 P27 X1 X2 RESET 10 11 30 29 RXD TXD ALE/P PSEN RD WR D EPC1064PC8(8) Daudong_EPF_OUT R11 RES2 10 11 33 31 SW-PB 12 J2 54 74 VCC 53 75 32 CON3 52 D0 16 D1 18 D2 19 D3 21 D4 22 VCC D5 23 D6 24 D7 25 R31 28 RES2 29 S2 DAUD 34 NHBYTE 35 73 SW-PB G 77 37 E 79 D 81 C 82 B 83 A 84 49 48 55 27 20 30 S1 J3 nCONFIG J1 C CON913 12 HEADER 5X2 R13 RES2 R1 RES2 R2 RES22 VCC CON3 MH z 13 25 12 24 11 23 10 22 21 20 19 18 17 16 15 14 CLK CS nCONFIG OE DATA VCC CAP R8 220 D 10 1 + VCC B J10 10k E U5 8051 DATA OE nCONFIG CS CLK D7 D6 DAUD D5 NHBYTE D4 J6 D7 D6 D5 D4 D3 D2 D1 D0 D3 CLKOUT D2 D1 DATA_ANH D0 CON8 7408 U1 DCLK CONF_DONE CONFIG IN IN IN MSEL0 MSEL1 SP STATUS TRST IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO RDCLK RS TDI TDO TMS WS TCK ADD0 ADD1 ADD10 ADD11 ADD12 ADD13 ADD14 ADD15 ADD16 ADD17 ADD2 ADD3 ADD4 ADD5 ADD6 ADD7 ADD8 ADD9 D0 D1 D2 D3 D4 D6 D7 IO IO IO IO IO IO IO IO IO IO IO IO 72 78 76 62 61 60 58 57 56 36 51 71 70 69 67 66 65 64 63 14 13 39 40 41 42 43 44 45 46 50 15 F P D12 D11 D10 REL U3A NetLabel265 Daudong_EPF_IN 13 VCC Q Q /RXF RCext 11 10 14 C1 Cext /TXE WR /RD D17 D16 D15 D14 D13 CLR B A 12 Q Q VCC Cext C2 47uF 1nf 15 R3 10k 74123 LED1 LED R5 U3B CLR B A R4 15k C RCext 74123 Data VCC U4A CLKOUT DATA_ANH Reset_EPF_IN 13 L1 L2 L3 L4 Q Q VCC CLR B A Cext CLKOUT 14 Daudong_EPF_IN RCext Reset_EPF_IN 15 74LS123 C3 R6 VCC B RES Daudong_EPF_OUT EPF8282AV(84) U11 CAP U10 DIODE CON2 C16 CAP VCC Vin +5V G ND J15 C15 CAP Title A A Size Number Revision A3 Date: File: 27-Oct-2006 D:\Hieu\Clien\epf8282_usb.sch Sheet of Drawn By : Hình 36: Sơ đồ nguyên lý modul đồng khung ảnh 62 TIEU LUAN MOI download : skknchat@gmail.com Trong sơ đồ tín hiệu lèi vµo chip EPF8282ALC84-4 gåm clock vµ data nèi tiÕp, lèi gåm ®-êng data song song, tÝn hiệu clock nhịp byte tín hiệu báo đầu dòng Các lối đ-ợc nối với khối giao tiếp để đ-a liệu vào máy tính qua cổng USB Có cách để cấu hình cho chip FPGA sơ đồ - Cách dùng Jắc JP1 hình 36 để nạp cấu hình chip FPGA từ máy tính PC qua cáp nạp ByteBlaster Cách thay đổi cấu hình lúc chạy cách linh hoat Thực tr-ờng hợp thử nghiệm tạo mẫu - Cách dùng nhớ EEPROM nối tiếp để cấu hình cho chíp FPGA IC EPC1046 hÃng Altera đ-ợc sử dụng ghi liệu cấu hình FPGA bật điện mạch tự động nạp số liệu cấu hình cho chíp FPGA - Cách dung àC AT89S52 để cấu hình cho FPGA D- liệu đ-ợc lập trình sẵn cho àC bật điện àC nạp số liệu cấu hình cho chip FPGA Hình 37 ảnh modul ®iƯn tư thùc hiƯn viƯc ®ång bé khung vµ giao tiếp với máy tình đà đ-ợc chế tạo 63 TIEU LUAN MOI download : skknchat@gmail.com Hình 37: Modul điện tử thực việc đồng khung ảnh vệ tinh khí t-ợng GMS 5, MT-Sat giao tiếp với máy tính Để thiết kế chức đồng khung ảnh chip FPGA ta sư dơng phÇn mỊm Maxplus II cđa hÃng Altera ph-ơng pháp đồ hoạ nh- đ-ợc mô tả phần 4.1 Tất cảc chức nh- khối tạo mà giải ngẫu nhiên PN, khối nhận dạng đầu khung ảnh khối giải mà PN, khối chuyển đổi chuỗi bit nối tiếp thành song song nh- đ-ợc biểu hình 38 Sau thiết kế mạch đồng khung chân vào đ-ợc gán chân chip để phù hợp với phần cứng đà thiết kế nh- hình 36 Chân chip đựơc gán cho tín hiệu data vào, chân đ-ợc gán cho chân clock vào, chân 35 đ-ợc gán cho tín hiệu nhịp byte ra, chân 34 cho tin hiệu đầu khung, chân từ 60 đến 67 đ-ợc gán chân tín hiệu từ D0 đến D7 song song số chân phụ khác 64 TIEU LUAN MOI download : skknchat@gmail.com Hình 38: Sơ đồ mạch đồng khung đ-ợc thiết kế phần mềm Maxplus II Hình 39: Sơ đồ lối chân vào cña chip EPF8282ALC84-4 65 TIEU LUAN MOI download : skknchat@gmail.com Hình 40 ảnh vệ tinh thu đ-ợc từ hệ thông thu ảnh vệ tinh Viện Vật lý Điện tử, đà đ-ợc tích hợp khối đông khung sử dụng chip FPGA nh- đà trình bầy Hình 40: ảnh IR1 vệ tinh MT-Sat ngày 2/11/2006 66 TIEU LUAN MOI download : skknchat@gmail.com KÕt luËn Ngày nay, việc sử dụng thông tin t- liệu vệ tinh cung cấp để trợ giúp công tác dự báo thời tiết, phát theo dõi biến động khí hậu, môi tr-ờng trung tâm khí t-ợng giới nh- Việt Nam đà trở thành th-ờng xuyên thiếu Với mạng l-ới vệ tinh khí t-ợng địa tĩnh nh- GMS Nhật Bản, GOES Mỹ, METEOSAT Châu Âu, INSAT ấn Độ, FY-2 Trung Quốc, GOMS ELEKTRO Nga vƯ tinh cùc nh­ NOAA cđa USA, METEOR cđa Nga, FY-1 Trung Quốc, ng-ời ta nhận đ-ợc thông tin khí t-ợng cách th-ờng xuyên, liên tơc thËm chÝ hµng giê mét Do vËy viƯc thiÕt lập trạm thu ảnh vệ tinh khí t-ợng đóng góp phần đáng kể vào công việc dự báo thời tiết, khí hậu giúp ng-ời tìm đ-ợc biện pháp hữu hiệu phòng tránh thiên tai Việt Nam đà sớm bắt đầu triển khai ch-ơng trình tự thiết kế chế tạo n-ớc hệ thống để tạo khả triển khai chúng cách rộng rÃi, số tiểu đề tài cấp nhà nước: Nghiên cứu, thiết kế chế tạo hệ thu ảnh phân giải cao vệ tinh khí t-ợng môi tr-ờng GMS MT-SAT Trung tâm Khoa Học Tự Nhiên Công Nghệ Quốc Gia, Phòng Kỹ Thuật Viễn Thám, Viện Vật Lý thực hai năm 2000, 2001 Công việc tiến hành nghiên cứu để thiết kế, xây dựng hệ thống thu sở máy vi tính IBM/PC, chủng loại máy phổ biến thích hợp với điều kiện n-ớc ta, tạo thuận lợi cho ng-ời sử dụng đáp ứng đ-ợc yêu cầu thực tiễn, mở nhiều khả hứa hẹn việc ứng dụng ảnh vệ tinh GMS, đặc biệt đà hạ đ-ợc giá thành sản phẩm xu h-ớng giới năm gần Trong đề tài cán cđa 67 TIEU LUAN MOI download : skknchat@gmail.com Phßng Kü Thuật Viễn Thám, Viện Vật Lý điện tử đà chết tạo mudul điên tử linh kiện rời rạc công kềnh độ tin cậy không cao Vì luận văn thiết kế chế tạo mạch đồng khung chip FPGA hÃng Altera làm cho mạch điện gọn nhẹ dễ dàng đ-a vào sử dụng đặc biệt sử dụng công nghệ ta cấu hình lại triển khai sạn suất nhanh, đơn giản, tiết kiệm thời gian, tính lặp lại cao Mạch đà đ-ợc thử nghiệm dài ngày hệ thống thu ảnh vệ tinh Phòng Kỹ Thuật Viễn Thám, Viện Vật Lý điện tử, cho thấy khả hoạt động tin cậy, ổn định đà đ-ợc chế tạo tích hợp vào hệ thống thu ảnh vệ tinh khí t-ợng lắp đặt Bộ t- Lệnh Phòng Không - Không Quân Qua luận văn đà học đ-ợc nhiều kinh nghiệm công nghệ FPGA cách thiết kết mạch điện tử chip FPGA Trong luận văn đà đề cập đến số vấn đề sau: - Tỉng quan vỊ c«ng nghƯ FPGA + CÊu trúc FPGA + Phân loại FPGA + Công nghệ lập tr×nh FPGA + Hä chip Flex 8000 cđa h·ng Altera - Giới thiệu vệ tinh GMS, MT-Sat nhật cấu trúc hệ thu ảnh vệ tinh + Đ-a thông số kỹ thuật vệ tinh + Các đặc tÝnh kü tht cđa tÝn hiƯu ¶nh vƯ tinh GMS, MT-Sat + Trình bầy khái quát hệ thu ảnh vệ tinh khí t-ợng - Thiết kết chế tạo module ®iƯn tư khèi ®ång bé khung ¶nh cđa hƯ thu ảnh vệ tinh Thiết kế khối chức module ®ång bé khung 68 TIEU LUAN MOI download : skknchat@gmail.com ảnh nh- khối tạo mà giải ngẫu nhiên PN, khối nhận dạng đầu khung ảnh, khối giải mà PN, khối chuyển đổi chuỗi bit thành song song - Các b-ơc thực project FPGA sử dụng phần mềm Maxplus II kết đạt đ-ợc 69 TIEU LUAN MOI download : skknchat@gmail.com Tài liệu tham khảo [1] Báo cáo tổng kết đề tài: Nghiên cứu, thiết kế chế tạo hệ thu số liệu ảnh vệ tinh khí t-ợng GMS NOAA, Viện Vật Lý, Hà nội, 11/1997 [2] Báo cáo tổng kết đề tài: Nghiên cứu, thiết kế chế tạo hệ thu ảnh phân giải cao vệ tinh khí t-ợng môi tr-ờng GMS vµ MT-SAT, ViƯn VËt Lý, Hµ néi, 10/2001 [3] Nguyên lý mạch tích hợp - Tập 1: ASIC lập trình đ-ợc Tập : Lập trình ASIC Tống Văn On, Nhà xuất lao động xà hội, 2005 [4] Thiết kế chế tạo hệ thu xử lý ảnh vệ tính GMS máy vi tính phục vụ dự báo khí t-ợng theo dõi biến đổi môi tr-ờng, Bùi Trọng Tuyên, Tạp chí Khoa Học Công Nghệ, số năm 1997 [5] A description of a standard small satellite ground – station, wmo Press 1995 [6] Applications-Specific Integrated Circuit, Michael John Sebastian Smith, 1998 [7] National Semicondutor 54/74 ssi devices, 1995 [8] MTSAT HiRID Technical Information, Japan Meteorological Agency, 1998 [9] Programmable Logic Design Quick Start Hand Book, Karen Parnell & Nick Mehta, January 2002 [10] The programmer’s PC sourcebook, Microsoft Press, 1991 [11] VHDL for Programmable logic, Kevi Skahill, Cypress Semiconductor, 1996 [12] Trang web, http://www.altera.com 70 TIEU LUAN MOI download : skknchat@gmail.com ... chip FPGA nói trên, luận văn sử dụng chip FPGA vào hệ thông thu ảnh vệ tinh khí tượng Nhằm nâng cao tinh ổn định nhỏ gon hệ thu ảnh phân giải cao kỹ thu? ??t số cho vệ tinh khí tượng phục vụ dự báo...2.1.4 VƯ tinh MT – SAT (NhËt B¶n) .36 2.2 Giíi thiƯu kh¸i qu¸t hệ thu ảnh vệ tinh khí t-ợng .36 Ch-ơng 3: Thiết kế, chế tạo module điện tử khối đồng khung ảnh hệ thu ảnh vƯ tinh ... định cho đầu vào, đầu hay tín hiệu hai chiều Hình biểu diễn biểu đồ khối vào Các tín hiệu đầu vào, hai đường, gọi I1 I2, mang tín hiệu đầu vào tới mảng Các đầu vào nối với điện trở đầu vào mà lập