Số hiệu: BM1QTPĐBCLRĐTV Trang: 1 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO ĐÁP ÁN HỌC KỲ 1 NĂM HỌC 20192020 Môn: Kỹ Thuật số Mã môn học: DIGI330163 Đề số: 1 Đề thi có 2 trang. Thời gian: 90 phút. Được sử dụng tài liệu 1 trang A4 viết tay. Câu 1: (2 điểm) Cho mạch cộng nhị phân toàn phần (FA) có sơ đồ khối như Hình 1. a) Lập bảng trạng thái cho mạch. (1đ) Ngõ vào Ngõ ra A B CI S Co 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 b) Hàm ngõ ra S = A.B.CI + A.B.CI + A.B.CI + A.B.CI S = (A.B + A.B)CI + (A.B + A.B)CI S = (A B)CI + (A B)CI S = (A B) CI (0,5đ) Sử dụng bảng Karnaugh để tối giản hàm cho Co AB CI 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Co = AB + ACI + BCI = AB + (A + B)CI (0,5đ) Câu 2: (2 điểm) Cho mạch giải mã từ 2→4 với đặc điểm: ngõ ra tích cực mức thấp, có một ngõ vào cho phép tích cực mức thấp. Hãy thiết kế mạch giải mã này. Sơ đồ khối (0,5đ) Bảng trạng thái (0,5đ) Ngõ vào Ngõ ra E I1 I0 O3 O2 O1 O0 1 x x 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 1 Hình 1Số hiệu: BM1QTPĐBCLRĐTV Trang: 2 0 1 0 1 0 1 1 0 1 1 0 1 1 1 Hàm ngõ ra (0,5đ) O0 = E + I1 + I0 = E.I1.I0 O1 = E + I1 + I0 = E.I1.I0 O2 = E + I1 + I0 = E.I1.I0 O3 = E + I1 + I0 = E.I1.I0 Mạch điện (0,5đ) Câu 3: (3,5 điểm) Cho FlipFlop (FF) D có ngõ vào CK (CLK) tác động cạnh lên, PRE và CLR tích cực mức thấp. a) Vẽ ký hiệu FF và viết bảng trạng thái đầy đủ các ngõ vào PRE, CLR, CK và D của FF. Ký hiệu FFD (0,25đ) Ngõ vào đồng bộ Ngõ vào không đồng bộ Ngõ ra Trạng thái (0,5đ) Ck D Pre Clr
TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO ĐÁP ÁN HỌC KỲ NĂM HỌC 2019-2020 Môn: Kỹ Thuật số Mã mơn học: DIGI330163 Đề số: 1- Đề thi có trang Thời gian: 90 phút Được sử dụng tài liệu trang A4 viết tay Câu 1: (2 điểm) Cho mạch cộng nhị phân tồn phần (FA) có sơ đồ khối Hình a) Lập bảng trạng thái cho mạch (1đ) Hình Ngõ vào Ngõ A B CI S Co 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 b) Hàm ngõ S = A.B.C I + A.B.C I + A.B.C I + A.B.C I S = (A.B + A.B)C I + (A.B + A.B)C I S = (A B)C I + (A B)C I S = (A B) CI (0,5đ) Sử dụng bảng Karnaugh để tối giản hàm cho Co AB 00 01 11 10 CI 0 1 1 Co = AB + ACI + BCI = AB + (A + B)CI (0,5đ) Câu 2: (2 điểm) Cho mạch giải mã từ 2→4 với đặc điểm: ngõ tích cực mức thấp, có ngõ vào cho phép tích cực mức thấp Hãy thiết kế mạch giải mã Sơ đồ khối (0,5đ) Bảng trạng thái (0,5đ) Ngõ vào E I1 x 0 0 I0 x O3 1 Số hiệu: BM1/QT-PĐBCL-RĐTV Ngõ O2 O1 1 1 O0 1 Trang: 0 1 1 0 1 1 Hàm ngõ (0,5đ) O0 = E + I1 + I = E.I1.I O1 = E + I1 + I = E.I1.I O2 = E + I1 + I = E.I1.I O3 = E + I1 + I = E.I1.I Mạch điện (0,5đ) Câu 3: (3,5 điểm) Cho Flip-Flop (FF) D có ngõ vào CK (CLK) tác động cạnh lên, PRE CLR tích cực mức thấp a) Vẽ ký hiệu FF viết bảng trạng thái đầy đủ ngõ vào PRE, CLR, CK D FF Ký hiệu (0,25đ) FF-D Ngõ vào đồng Ck x x x 0, 1, ↓ D x x x x Ngõ vào không đồng Pre Clr 0 1 1 1 1 Ngõ Trạng thái 𝑸𝒏+𝟏 ̅̅̅̅̅̅̅ 𝑸𝒏+𝟏 1 Cấm Set Reset ̅̅̅̅ 𝑸𝒏 𝑸𝒏 Không đổi Reset Set b) Cho mạch điện Hình Hình Số hiệu: BM1/QT-PĐBCL-RĐTV Trang: (0,5đ) - Giả sử trạng thái ban đầu Q0Q1Q2 100 Hãy vẽ dạng sóng ngõ ngõ Q0, Q1, Q2 theo chuỗi xung CK Hình (0,25đ) - Hãy cho biết trạng thái ngõ Q0Q1Q2 nhấn nút RST, giải thích Trạng thái ngõ Q0Q1Q2 010, nhấn nút RST tác động (tích cực) ngõ Clear FF với ngõ Q0 Q2 nên ngõ có mức 0, đồng thời ngõ Preest FF với ngõ Q1 bị tác động nên ngõ có mức (0,25đ) 011 → 100 → 101 → 110 → 111 Hình c) Sử dụng loại FF- D trên, thiết kế mạch đếm đồng theo sơ đồ Hình + Mạch đếm có bit nên sử dụng FF-D, gọi ngõ mạch đếm Q2Q1Q0 FF có ngõ CK nối chung với mạch đếm đồng bộ, ngõ Pre, Clr không sử dụng nối lên mức cao (vì tích cực mức thấp) (0,5đ) + Lập bảng trạng thái sau: (0,5đ) Giả sử trạng Q2Q1Q0 như: 000, 001, 010, khơng có mạch đếm trạng thái tùy định (don’t care) Hiện Kế tiếp Ngõ vào kích FF TP Q2 Q1 Q Q2 ’ Q1 ’ Q0 ’ D2 D1 D0 0 0 x x x x x x 0 x x x x x x x x x x x x 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 + Viết hàm rút gọn ta tìm được: ̅̅̅0 , 𝐷1 = 𝑄2 𝑄0 + 𝑄1 ̅̅̅ 𝐷0 = 𝑄2 𝑄1 + 𝑄 𝑄0 , 𝐷2 = ̅̅̅̅̅̅̅̅̅̅ 𝑄2 𝑄1 𝑄0 (0,75đ) + Vẽ mạch điện (0,5đ) Số hiệu: BM1/QT-PĐBCL-RĐTV Trang: Sinh viên chọn câu sau: Câu 4A: (1,25 điểm) a) Cho mạch dao động sử dụng IC 555 Hình 5, biết tụ C = 1µF Hãy tính giá trị R1 R2 để có tần số ngõ 120Hz hệ số công tác (Duty cycle) 60% Gọi : − T chu kỳ mạch dao động, − TON khoảng thời gian ngõ mạch dao động mức cao chu kỳ − TOFF khoảng thời gian ngõ mạch dao động mức thấp chu kỳ Duty cycle= TON / T=0,6 Mà T = 1/f =1/120 ≈ 8,33ms ; Suy TON = 0,6T = 0,6 x 8,33ms = 5ms ; Và TOFF = T – TON = 8,33ms – 5ms = 3,33ms Theo mạch dao động trên, TOFF ≈ 0,7R2C = 3,33ms R2 = 3,33ms/(0,7x1F) = 4,76kΩ (0,5đ) TON ≈ 0,7(R1 + R2)C = 5ms 5𝑚𝑠 𝑅1 = − 4,76𝑘Ω = 2,38𝑘Ω (0,5đ) Hình 0,7𝑥1𝜇𝑠 b) Tại chân số IC 555 nối lên Vcc? Chân số chân Reset IC 555, Reset tích cực mức thấp nên cung cấp vào chân mức thấp ngõ OUT có mức logic thấp (khơng thay đổi) Để IC hoạt động bình thường chân phải cấp mức logic cao hay nối lên Vcc (0,25đ) Câu 4B: (1,25 điểm) Cho ADC điện áp tham chiếu bậc thang (R_ADC) bit, có bước nhảy (Step-size) K = 15mV a) Xác định điện áp ngõ vào cực đại phần trăm độ phân giải VIN(max) = (2n – 1)K = (28 – 1)15mV = 3,825V (0,5đ) R% = 100% = 0,39% (0,5đ) −1 b) Tìm ngõ điện áp ngõ vào VIN = 2,995V Số bậc tương ứng VIN là: 2,995V/15mV = 199,6 bậc Quá trình chuyển đổi dừng lại bậc 200 Ngõ số là: 1100 1000B (0,25đ) Câu 4C: (1,25 điểm) Cho nhớ ROM 128 x ROM có ngõ vào cho phép (chip enable) ngõ cho phép (output enable) tích cực mức thấp a) Xác định số đường địa chỉ, số đường liệu nhớ vẽ sơ đồ ký hiệu ROM 128 = 27 Có đường địa vào đường liệu (0,5đ) Số hiệu: BM1/QT-PĐBCL-RĐTV Trang: Sơ đồ ký hiệu ROM sau: (0,5đ) b) Một nội dung liệu bao gồm 32byte lưu vào địa bắt đầu 40H Xác định địa byte liệu cuối lưu ROM 32byte (00H ÷ 1FH) Vì địa bắt đầu 40H, nên địa kết thúc 40H + 1FH = 5FH Vậy định địa byte liệu cuối lưu ROM 5FH (0,25đ) Ghi chú: Cán coi thi khơng giải thích đề thi Chuẩn đầu học phần (về kiến thức) [CĐR G1.2]: Có khả vận dụng cổng logic, Flip-Flop IC tích hợp MSI [CĐR G1.3]: Có khả trình bày cấu trúc nhớ ROM, RAM mạch chuyển đổi tương tự - số [CĐR G3.1]: Có khả vận dụng định lý đại số Boole, định lý De-morgan, phương pháp bảng Karnaugh đơn giản mạch logic [CĐR G3.2]: Có khả sử dụng phương pháp thiết kế mạch Nội dung kiểm tra Câu 1, 2, Câu 4B, 4C Câu 1, 2, Câu 2, logic tổ hợp, logic đồng không đồng [CĐR G4.1]: Có khả tính tốn thiết kế mạch logic tổ Câu 1, 2, 3, 4A hợp, logic tuần tự, dao động tạo sóng vng đơn ổn Ngày 19 tháng 12 năm 2019 Thông qua Trưởng ngành (ký ghi rõ họ tên) Số hiệu: BM1/QT-PĐBCL-RĐTV Trang: ... kết thúc 40H + 1FH = 5FH Vậy định địa byte liệu cuối lưu ROM 5FH (0,25đ) Ghi chú: Cán coi thi khơng giải thích đề thi Chuẩn đầu học phần (về kiến thức) [CĐR G1.2]: Có khả vận dụng cổng logic, Flip-Flop... Có khả sử dụng phương pháp thi? ??t kế mạch Nội dung kiểm tra Câu 1, 2, Câu 4B, 4C Câu 1, 2, Câu 2, logic tổ hợp, logic đồng khơng đồng [CĐR G4.1]: Có khả tính tốn thi? ??t kế mạch logic tổ Câu 1,... kế mạch logic tổ Câu 1, 2, 3, 4A hợp, logic tuần tự, dao động tạo sóng vng đơn ổn Ngày 19 tháng 12 năm 2019 Thông qua Trưởng ngành (ký ghi rõ họ tên) Số hiệu: BM1/QT-PĐBCL-RĐTV Trang: